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nlulani
Guest
안녕 모두,
여기 몇 가지의 DSP 알고리즘의 설계, 작동시
같은 구상 난 간단한 Ist 위해서는 낮은 패스 필터 IIR 필터 설계, 기능 검증 및 시뮬레이션 결과를 철저하게 잘 MATLAB 및 Testbench 개발을 사용하여 수행할 수있습니다.
실제 코드도 (성공적) 합성입니다
대상 장치 : x2v80
대상 패키지 : fg256
목표 속도 : -6
하지만 목표를 선택한 후 더 많은 능력을 가지고이 특정 코드가 필요하지만 내 목표로하기 때문에 이런 대상 :지도 보고서를 보여 선택한 그래서 더 복잡한 DSP 알고리즘 설계를하는 것입니다 :
디자인 개요
--------------
오류 번호 : 0
번호 경고 : 0
로직 활용 :
번호 슬라이스 플립 Flops : 29 1,024 2 % 중
숫자 4 입력 LUTs : 60 1,024 5 %에서
로직 배포 :
번호 점령 조각 : 38 512 7 %에서
번호 조각에만 관련된 로직을 포함 : 38 38 100 % 밖으로
번호 조각이없는 논리를 포함 : 0 38 0 %를
없는 논리의 효과에 대한 설명은 아래 참고 사항 참조 *
총 인원 4 입력 LUTs : 60 1,024 5 %에서
보세 IOBs 번호 : 47 120 39 % 빠져
IOB 플립 Flops : 45
번호 MULT18X18s : 3 8 37 % 빠져
번호 GCLKs : 1 16 6 %에서
너무도 동일한 목표를 훨씬 더 후 전력 여기에 쓰일 수있는 분명
지금 내 하드웨어에서 결과를 확인하고, 그래서 누가 날 최상의 하드웨어 검증을위한 obviosuly ADC와 DAC와 보드에서 사용 가능한 말할 수있는 사람으로부터 듣고 싶습니다해야합니다.
내 문제에 대한 몇 가지 경제적인 솔루션을 내 회신해 주시기 바랍니다
덕분에 최상의 소원
Nitin Lulani
여기 몇 가지의 DSP 알고리즘의 설계, 작동시
같은 구상 난 간단한 Ist 위해서는 낮은 패스 필터 IIR 필터 설계, 기능 검증 및 시뮬레이션 결과를 철저하게 잘 MATLAB 및 Testbench 개발을 사용하여 수행할 수있습니다.
실제 코드도 (성공적) 합성입니다
대상 장치 : x2v80
대상 패키지 : fg256
목표 속도 : -6
하지만 목표를 선택한 후 더 많은 능력을 가지고이 특정 코드가 필요하지만 내 목표로하기 때문에 이런 대상 :지도 보고서를 보여 선택한 그래서 더 복잡한 DSP 알고리즘 설계를하는 것입니다 :
디자인 개요
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오류 번호 : 0
번호 경고 : 0
로직 활용 :
번호 슬라이스 플립 Flops : 29 1,024 2 % 중
숫자 4 입력 LUTs : 60 1,024 5 %에서
로직 배포 :
번호 점령 조각 : 38 512 7 %에서
번호 조각에만 관련된 로직을 포함 : 38 38 100 % 밖으로
번호 조각이없는 논리를 포함 : 0 38 0 %를
없는 논리의 효과에 대한 설명은 아래 참고 사항 참조 *
총 인원 4 입력 LUTs : 60 1,024 5 %에서
보세 IOBs 번호 : 47 120 39 % 빠져
IOB 플립 Flops : 45
번호 MULT18X18s : 3 8 37 % 빠져
번호 GCLKs : 1 16 6 %에서
너무도 동일한 목표를 훨씬 더 후 전력 여기에 쓰일 수있는 분명
지금 내 하드웨어에서 결과를 확인하고, 그래서 누가 날 최상의 하드웨어 검증을위한 obviosuly ADC와 DAC와 보드에서 사용 가능한 말할 수있는 사람으로부터 듣고 싶습니다해야합니다.
내 문제에 대한 몇 가지 경제적인 솔루션을 내 회신해 주시기 바랍니다
덕분에 최상의 소원
Nitin Lulani