설계"파일을

[fakeha_s]

프로젝트를 항해자와 내가 하나의 파일을 다른 출력을 생산하는 두 가지 Verilog 파일을 입력으로, 둘 다 공유하는 클럭 및 리셋 신호를 이렇게 사용하고 있어요
내가 어떻게 두 개의 파일을 연결하는 뜻은 어떻게 하나에 대한 입력으로 주어의 출력을 다른과 나 둘다에 대해 별도의 ucf 파일을 작성해야합니까

 

[Renjith]

당신이 가기 파일의 보조 파일의 인스턴스를 모두가 있죠

 

[fakeha_s]

내가
모듈의 입력 (....);

내 다른 파일에 제가 전화해서 그것을

(..........);에 입력

 

[Guest]

[No message]

 

[nand_gates]

"입력"예약된 키워드를 Verilog입니다.제발 Verilog를 사용 연습을하지 말거라
모듈 이름, 신호 및 blocknames에 대한 키워드가없습니다.

 

[MRFGUY]

당신은 그 (예를 들어 질문을 내게하여 게시하고 답변을하고있다 nand_gades에 의해 다음 링크에서) 볼 수

http://www.edaboard.com/viewtopic.php?p=458387&highlight = # 458387