설계"타이밍

[Guest]

안녕 모두,내 인생 이야기 :난 사용자 가이드 및 레퍼런스 매뉴얼을 어떻게 타이밍의 FPGA에 관련된 것들을 이해하지만 실패 내려고 시간을 잃었 있었어요.예를 들어, 내가 거기 제약 가이드 것들에 대한 참조, 내가 그때 난 아직 갈피에 대한 읽기 시작하고 난 더 혼란스러워 더 많은 새로운 용어를 발견 제약 가이드를 다 읽어 XST 가이드 타이밍 제약을 읽어 보시기 바랍니다.내 질문 타이밍 제약 왜 중요 한가?
b)는 수없이도 디자인을 사용할 수 있습니까?
C) 왜 이러한 모든 것들을 이해 타이밍 출발점이지, 무슨 주요 제약 내가 잘 알고 있어야합니다.
d)에 이미 단계 접근 방법에 의해 안 잡아 / 설치 침해가 발생할 것입니다 확실하게 그 단계를 따를 수있다?

때문에 아직도 많은 의문을 가질 것이고 나는 복잡한 프로젝트에서 일하고 있어요 .. 그 전문가 날 도와 주길 바래요

여러분 모두 감사합니다.

 

[no_mad]

안녕하세요 아기의 CMOS,

1.타이밍 제약 왜 중요 한가?

ans : 확실 통해 UR 설계 목표 사양 (일반적으로 타겟 주파수)를 만날 수 있도록했다.다른 말로, 아무 타이밍 위반.

2.할 수없이 그들을 디자인을 사용할 수 있습니까?

ans : 아니요

3.어떻게 이러한 모든 것들을 이해 타이밍 출발점이지, 무슨 주요 제약 내가 잘 알고 있어야합니다.

ans : 제 생각에는, 강의 노트 및 타이밍 분석에 관한 책을 최고의 출발점입니다.그 다음은 U 필요한 디자인을 통해 UR 손에있다.소형 설계 쓰기 (Verilog / VHDL 또는 게이트, 최대 ü) 합성 및 타이밍 분석을 수행할 수있습니다.타이밍이 보고서를 읽고 분석할 수있다.만약 u이 그룹에 대해 토론할 수 또는 회사에서 경험을 통해 UR에서 물어 임마 어떠한 probs U 직면 타이밍이 보고서에서 이해하고보십시오.

주요 제약 클럭 입력 지연 및 출력 지연 아마도로드 및 드라이브 강도도있습니다.

4.거기에 접근하여 단계를 안 잡아 / 설치 침해가 발생할 것입니다 확실하게 그 단계를 따를 수있다?

ans : 이것은 조언을 내 경험을 친구로 들었다 (내 좋은 친구 FPGA 설계에 내 첫 경험) 중.난 아직도 혼자 ASIC 설계에도 이러한 품질 평가 점수 부탁드립니다.
1.모든 클럭 제약 (하면 불러 여러 클럭)을 확인하십시오
2.FSM을 구현하는 방법?
- "만약 수있는 온천 중 하나를 사용 - 인코딩
3.하는 방법에 대한 팬 아웃?
4.U 팬에 한계를 설정?
- "큰 커패시턴스를 망칠 수있다
5.하는 방법에 대한 아키텍처 수준은?
urself 이러한 품질 평가 점수 부탁 물리적 레벨로 이동 후 보증 것입니다.중급 기술자로부터 그러므로, 이러한 모든 경우에만 작은 기여

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

.제발 댓글 & 주면 돼 / 제안.어쨌든, 우리 모두가 아직도 배우고 그리고 그것을 절대 멈추지 않을 것입니다.

행운을 즐길 수

- no_mad

 

[Guest]

[No message]

 

[echo47]

워드 프로세서 자일링스의 새로운 가족에게 압도됩니다.당신은 혼자가 아니됩니다!

귀하의 설계를 어떤 타이밍 제약없이 잘 작동할 수있습니다.만약 당신이 타이밍 분석기를 실행 칩을 얼마나 빨리 갈 것입니다 당신을 알려줍니다.그렇다면, 당신은 다 귀하의 요구 사항을 만족합니다.그렇지 않다면 충분히 빨리, 그리고 너, 그리고 장소 타이밍 제약을 적용할 수 / 경로 그들을 만나려고한다.

몽땅 내 모든 I / O를 패드를 포함하여 동기식 논리를 사용하려고합니다.일반적으로 하나 밖에 타이밍 제약 - 기간 내 클럭 입력에 적용해야합니다.그건 내 모든 동기화 로직의 섹션 DCMs 내가 가끔 특별한 클럭 주파수를 합성하는 단계를 사용하여 클럭을 포함한 신경 걸립니다.만약 XST 그것이 어떤 이유로 내 제약 만날 수 없다는 걸 경고, 내가 누른 다음 삽입 또는 파이프라인 단계에서 무엇이든지 내가 도움이 될 것 같아요하여 내 디자인을 수정할 수 성가신 영역을 찾으십시오 타이밍을보고 확인합니다.

가끔 중요한이 I / O를, OFFSET과 제약 조건이 너무 유용하므로 특별한주의가 필요 신호를 보낸다.하지만 자연의 FPGA 나 사이에 간단하게 동기 해결책을 찾을 수있습니다 대부분의 시간 / O 타이밍 및 그것에 얘기 외부 칩.