설계"타이밍

[sameem_shabbir]

난 내의 FPGA 보드에를 100MHz의 클럭 발진기있다.

난 시계 (최대 주파수를 100MHz) 내 UCF 파일의 타이밍 제약을 준

리포트 Hower 합성 합성 최대 54MHz의 주파수를 제공

그리고 내가 할 때 경고 메시지를 구현 디자인을 실행하지 않으면

하나 이상의 timimg 제약 조건이 충족되지 않으면내가 어떻게 ISE 이러한 제약 사항을 준수해야합니다.

아니면 이렇게입니다 최대 주파수 합성을보고 주어진 문제에 대해 doesnot.

 

[k_vlsi]

비록 당신은 100 MHz의 제약 준, 디자인 아마도 이상 54 MHz 이상에서 일할 수없습니다.
난 이세 설정에 대한 타이밍을 최적화 할 잘 모르겠습니다.
만약 당신이 안정의 FPGA에 대한 작업은 현재 구현된 디자인을 원하는 당신에 대해 최고 50MHz의 오실레이터 주파수를 가지고 PLL을하거나 DCM을 사용한다 그리고 그런 시계가 당신의 디자인을 사용할 수있습니다.

 

[Guest]

여기 이세 어디 설계의 노력 수준을 변경할 수있는 몇 가지 설정이있습니다.이것은 FPGA를 더 이상 시간을 구축 할 것입니다,하지만 그것 때문에 더 열심히하려고 도구가 원인이 그것 당신의 타이밍 요구 사항을 만드는 데 더 좋은 기회를 제공합니다.만약 문제가 해결되지 않으면 다음 중 하나가 타이밍을 다시 만들 수없습니다 -있을 빠른, 또는 그 그물에 타이밍 제약을 진정 로직 신호의 리뷰를 작성해야합니다.
어떻게 논리를 빠르게하려면 어떻게합니까?기본 방법을 단계 파이프 라이닝을 추가하는 것입니다.이러한 비치 샌들 그런 작은 덩어리가 큰 조합 섹션 휴식하는 장소와 경로를 적은 지연 소품있습니다.
왜 타이밍 제약을 진정까요?왜냐하면 매일 어떤 신호를 100MHz 클럭 에지에서 변경되지 않습니다.만약 신호가 어떤 업데이 트를 한 번만 3 또는 4를 100MHz 클럭, 다음 신호 FPGA를 통해보다 빠르게 전파할 수 없어 외부 소스로부터오고있다.이세 도구 및 외부 신호의 속도를 알 방법이없습니다 따라서 최악의 경우를 100MHz 가정합니다.이세 이것에 대해 말할 방법은 그 신호에 대한 특정 편안한 타이밍 제약을 배치하는 것입니다.

 

[cherjier]

만약 통해 UR 타이밍을 대상 주파수보다 가까이 파지만, 그것을 최적화하지 못할 수도있습니다 recommanded 난 항상 내 합성 타이밍이 보고서를 확인하시기 바랍니다.만약 타이밍을 큰 격차로 꺼져, 파 귀하의 타이밍을 충족하지 못할 것입니다 대부분의 시간.

또한 중요한 경로를 찾아 귀하의 STA를보고 분석할 수있습니다 경로 재설계 또는 사이에 등록을 추가하여 경로를 휴식.가끔은 당신의 타이밍이 많이 향상시킬 수있습니다 1 중요한 경로가 해결 된 단다.

그냥 제 경험을 ....평화

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[Guest]

[No message]

 

[raka200]

안녕하세요,
를 100MHz, 당신은 귀하의 코드를 쓴 방법을 확인해야합니다 virtex2 프로에 대한 매우 낮은 주파수입니다.
당신은 래치, 등록을 사이에 큰 비동기 계산하지 않도록해야 프로세스를 사용하는 대신 ...
당신이해야한다 또한, 최저점을 여러 번 당신의 높은 주파수 신호를, 그 파 일을 쉽게 것입니다 ...

행운을 빕니다