설계"카운터에

[shadeslayer]

난 카운터는 2 입력을 만들고 싶어요

한 4MHZ 시계
secon 설정할 및 리셋을 유지하고 1 비트 입력

출력 제가 원하는 단 하나의 비트 우리지금 내 입력 12 펄스에 대한 내 출력이 낮은 어서, shuld thn, 낮은내가 어떻게 할 수 있습니까???

 

[shnain]

안녕하세요 shadeslayer,

당신이 설명한 기능을 구현하려면 여기를 단계 이후에 따를 수있습니다 :

1 - 검색 입력 가장자리 (떨어지고 상승).
가장자리에 떨어지는 경우가 발생하면 그 다음 상승 에지 카운터 리셋의 2 - 그럼 계산을 시작합니다.
카운터가 12에 도달하기 전까지 3 - 출력 1 keept되면, 그때 그것을 낮은갑니다.

면, 어떻게, 또는 래치 카운터를 구현하는 방법을 그 다음에 물어 나도 당신과 함께 따를를 사용하지 않고 출력 값을 잡아 가장자리를 감지하는 방법에 대한 자세한 내용은 필요합니다.

네,
말했다.

 

[echo47]

내가 단어를 "이해가 안 돼요 설정 및 리셋에서"유지합니다.

당신은 동기식 설계 싶으면 여기서 몇 가지 Verilog의 가정.
'에서'동안, -12와 5 비트 카운터를 로드할 높습니다.'에서'동안 최대 카운트 낮은 때까지 0 MSB가 변경됩니다.출력 MSB가.
코드 :

(CLK, 모듈 가기 아웃);

에 입력 CLK,;

[4시] 개수 = -12 reg;

출력 중에;= 카운트 아웃 [4] 할당;항상 (posedge CLK) @

카운트 "=에?
-12 : 카운트 카운트 [4];

endmodule

 

[kvingle]

echo47 .... 난 Verilog 사람이 아니에요.하지만 당신이 디자인을 위의 코딩 방법을 좋아했습니다.아주 정확하게!
내가 아주 재치있는 하나의 라이너를 만드는 좋은 Verilog 것 같아요.

 

[shnain]

echo47 작성 :

내가 단어를 "이해가 안 돼요 설정 및 리셋에서"유지합니다.당신은 동기식 설계 싶으면 여기서 몇 가지 Verilog의 가정.

'에서'동안, -12와 5 비트 카운터를 로드할 높습니다.
'에서'동안 최대 카운트 낮은 때까지 0 MSB가 변경됩니다.
출력 MSB가.코드 :

(CLK, 모듈 가기 아웃);

에 입력 CLK,;

[4시] 개수 = -12 reg;

출력 중에;= 카운트 아웃 [4] 할당;항상 (posedge CLK) @

카운트 "=에?
-12 : 카운트 카운트 [4];

endmodule

 

[Guest]

[No message]

 

[echo47]

'에서'만약 '과 동기 CLK', 그리고 나서 내 카운터 예를 들어 수있는 고장으로 인해 설치 / 보류 카운터 비치 샌들을 위반하지 않습니다.하나의 간단한 치료 '에서'D 조 클럭을 통과 - 플롭 것입니다.그러나, '입력'에, 그래서 당신은 여분의 지연을 수용하기 위해 전체 프로젝트를 수정해야 할 수도있습니다의 지연 증가했다.