설계"질문

[b_kkn]

안녕 모두,

내 모든 절차 블록을 병렬로 실행하는 understating에 따르면.

제발이 간단한 Verilog 코드를보십시오.이 클럭을 생성하고 잘 작동합니다.

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모듈을 테스트;
reg CLK;

초기 시작
CLK = 0;
끝

항상 CLK = # 10 ~ CLK;

endmodule
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위의 코드와 유사하지만, 다음에 봐 항상 최초의 흑인이되기 전에 차단 온다.이 코드는 내가 x가 클럭 라인 해.무슨 차이점은 무엇입니까 ...
내 이해를 초기에 따르면 항상 블록을 동시에 어떤 차이를 만들어 실행해서는 안됩니다.
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모듈을 테스트;
reg CLK;

항상 CLK = # 10 ~ CLK;

초기 시작
CLK = 0;
끝

endmodule
-------------------------------------------------- ------------------

어느 날이 문제를 이해하는 데 도움이 될까요?

친절 감사합니다.

 

[Guest]

[No message]

 

[sudhirkv]

모든 절차 블록을 병렬로 exceuted은 그 때 합성 Verilog 또는 그것을 병렬로 작동하는 VHDL 코드 wirte를 지정합니다.하지만 시뮬레이션 소프트웨어는 순차적으로 실행됩니다.

 

[mytechface]

내가 sudhirkv 동의합니다.

하지만 근본적인 문제는 여기에 차이가있다

# 10 CLK = ~ CLK;

및

CLK = # 10 ~ CLK;

반면 후자는, 당신이 깨달 았어 더 민감한 경우 usedthe 전, 그럼 어디에 초기 블록 상관하지 않습니다했습니다.난 네가 뭘 의도하기 전 사용하는 것이 좋습니다

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="윙크" border="0" />