설계"진정한

[mendozaulises]

안녕 모두,
내가 스파르타에서 (2 동시 읽기 및 쓰기 작업) 블록 RAM이 진정한 듀얼 포트 구현 - 3 FPGA를 노력하고 있어요.xapp463이 할 수 따르면.하지만 난 자일링스 코어 생성기이 없어, 단지 ISE 6.1 (프로젝트 탐색기).내가 언제 다음 경고가있어 내 VHDL 설명을 합성하려고하는 경우 :

그 블록과 호환되지 않습니다 및 분산 메모리 리소스를 자일링스는 장치, 또는 지원되지 않는 특정 템플릿을 함께 사용할 수있는 방법에 RAM을 설명하기 위해 노력하고있을 수있습니다.제발 자일링스 자원 설명서 및 지침 코딩 XST 사용자 설명서를 검토합니다.RAM의 자원을 이용하여 향상된 장치를 사용하고 합성 시간 감소로 이어질 것입니다

때 다른 접근 노력하고 그게 제가 RAM의 인스턴스 시도했다 다른 경고가 있어요, 프로젝트 탐색기에서 템플릿을 찾을 수 있지만, 나는 그것을 컴파일 활성 수없습니다 HDL을.

모든 당신의 마와 RAM의 종류 (인스턴스)의 예를 들어이 어떻게 합성 수 있나요?

미리 감사드립니다,
Ulises

 

[it_boy]

당신 pronject 항법에 의해 주어진 듀얼 포트 RAM의 인스턴스를 차단하는 경우, 당신은 시뮬레이션을위한 자일링스의 라이브러리를 컴파일해야합니다.
당신 libraty를 찾을 수있습니다
Verilog에 대한 ...
$ 자일링스 \ Verilog \ src \ unisims

VHDL을위한 ...
$ 자일링스 \ VHDL \ src \ unisims

 

[Guest]

[No message]

 

[mendozaulises]

고마워, 난 이미 구성 듀얼 포트 RAM을 관리하고있다.

 

[hussain.elsaid]

내가 같은 경고 안녕하세요, 당신은 어떻게 당신의 듀얼 포트 RAM을 관리할 수있는, 내가 말할 수있는 첫 번째 하나 가지고.

미리 감사드립니다,
후사

 

[omara007]

mendozaulises 썼습니다 :

고마워, 난 이미 구성 듀얼 포트 RAM을 관리하고있다.