설계"지연

[ahmadagha23]

안녕
내가 activhdl6.3하여 내 VHDL 코드 시뮬레이션입니다.내가 클럭 신호 입력 포트에서 arived이 구성 요소를합니다.내가 그것을 할당

모든 (CLK "= inclk는 작동하지만 내가 지연 내부 클럭에 할당 (CLK"30 ns의 후 = inclk 지체없이 내부 클럭 신호

내부 클럭 (CLK) 초기 값으로 고정.당신은 이유를 아십니까?
어떻게해야 CLKDLL 구성 요소 deskewing 시뮬레이션할 수 있습니까?
안부

 

[goshka]

활성 HDL을 함께 내가 가진 유사한 문제.

분명히 모든 프로젝트의 lib 디렉토리를 컴파일 데이터를 manualy (보기 - "lib 디렉토리 - 매니저).

프로젝트를 다시 컴파일합니다.

문제가 제거됩니다.

 

[Guest]

[No message]

 

[rakko]

설치 또는 보류 문제 같은데요.손가락의 데이터를 1 플립 - 플롭에서 시간 전에 도착해야 원칙적으로 플립 - 플롭의 설치 시간을 최소했다.만약 당신이 수동으로 밖으로 너무도 과거의 현재 데이터를 가장자리 또는 가까운 시계를 추진, 그것을 실패하게됩니다.당신이 경로에 양념을하거나 전체보기 어떻게 생각하는지 볼 수 타이밍 분석 해 봤어요 일이 무엇입니까?

난 당신 DLL의 행동 모델을 작성하고 귀하의 시뮬레이션에 사용할 수있습니다.도착하는 방법 웹에서 이렇게하는 방법에 대한 문서가 많이있습니다.DLL이 단순한 시계가 앞으로 추진하는 것보다 복잡합니다.하나를 들어 그들은 일반적으로 능력을 두 방향에서 일부 입력 스트림에 관하여 ..... 클럭을 조정과 함께 역동적인 회로입니다