설계"지도

[eruisi]

내가 Verilog에서 필터 설계를해야하고 난 알테라의 Stratix 그것을 컴파일합니다.

할건가 있음 (시) rtus II에, 그 논리 요소 또는 DSP를 매핑 균형을 수있는 옵션이있습니다.만약 내가, 아니 DSP를 사용하는 것입니다 레를 선택합니다.모든 계산 로직에 implmented있습니다.만약 내가 DSP를 선택하면 대부분의 계산의 DSP 블록에 매핑됩니다.

그러나, 나는 그의 DSP 구현을위한 전력 측정은 제 직감이 다르다 르 버전보다 높은 것으로 나타났습니다.내가의 DSP 블록의 상호 연결과 전력을 절약하고 구현하는 것을 선호하지만 난 반대로 결과를 얻을 수가 산술 작업을 기억 해요.

내가 파워 추정되는 파워를 사용합니다.

 

[rsrinivas]

와트의 데이터 형식을 통해 UR??

 

[eruisi]

당신이 코드는 말인가요?Verilog합니다.
rsrinivas 썼습니다 :

와트의 데이터 형식을 통해 UR??

 

[alt007]

HIi,
그건 가능합니다 BZ인지 우리의 논리를, 그래서 르지만, 적은 전력을 소비했을 때 얻을 DSP를 구현하는 이미 르 더 많은 전력 소모를 일으키는 데 사용됩니다의 고정 금액 사용 덜 및 u 단순 수있습니다.

Regrads
alt007

 

[eruisi]

이건 말도 수있습니다.

한 가지 예입니다
르의 균형을 위해 : 2,586 레, 0 9 - 비트 DSP는, 전원 44.33mW
의 DSP의 균형을 위해 : 2,067 레, 20 9 비트 DSP는, 전원 46.40mW무슨 레 사용의 수정 금액은 뭐죠?

alt007 썼습니다 :

HIi,

그건 가능합니다 BZ인지 우리의 논리를, 그래서 르지만, 적은 전력을 소비했을 때 얻을 DSP를 구현하는 이미 르 더 많은 전력 소모를 일으키는 데 사용됩니다의 고정 금액 사용 덜 및 u 단순 수있습니다.Regrads

alt007

 

[Guest]

[No message]

 

[rsrinivas]

12 비트 데이터가 말
하지만 mul 통해 UR과 추가의 개 (DSP는) 18 비트입니다 ()라고
그래서 데이터는 0, 그리고 푹신한로 mul있는 것 중 하나는 어느 전원의 회로에서 가장 그것을 통해 UR 전력 소비량을 증가 수를 구성합니다.
DSP를 슬라이스를 통해 UR을 사용하여 변경할 통해 UR 코드 mul의 너비 체크 muls '우리 결과를 알려주 할 procedure.pls 반복의 너비와 일치합니다.