R
rishiric
Guest
안녕하세요 모두들
나는 내가 인텔 StrataFlash 메모리에서 데이터를 저장할 필요가 프로젝트에서 일하고있습니다.(참고 : 저는 자일링스 스파르탄 3e Stater 키트를 사용).내 Verilog 코드는 순서대로 다음과 같은 작업을 수행합니다.
블록 지우기 - "바이트 프로그램 -"상태 등록 확인 - "읽기 바이트 (주소 동일)
처럼 전혀 작성되지 않습니다하지만, 그것은 보인다.때문에 설사 다른 시간에 서로 다른 데이터를 프로그램 코드는 쓰여진 데이터와 일치하지 않는 경우와 동일한 데이터를 읽습니다.
만약 누군가가 이미이 작업을 완료했습니다 그리고 그는 그것에 대해 어떤 생각을 공유하고 싶습니다 감사합니다.
내가 FSM이와 Verilog 코드가 붙어있다.
긴급 도움이 필요.
미리 감사드립니다.
나는 내가 인텔 StrataFlash 메모리에서 데이터를 저장할 필요가 프로젝트에서 일하고있습니다.(참고 : 저는 자일링스 스파르탄 3e Stater 키트를 사용).내 Verilog 코드는 순서대로 다음과 같은 작업을 수행합니다.
블록 지우기 - "바이트 프로그램 -"상태 등록 확인 - "읽기 바이트 (주소 동일)
처럼 전혀 작성되지 않습니다하지만, 그것은 보인다.때문에 설사 다른 시간에 서로 다른 데이터를 프로그램 코드는 쓰여진 데이터와 일치하지 않는 경우와 동일한 데이터를 읽습니다.
만약 누군가가 이미이 작업을 완료했습니다 그리고 그는 그것에 대해 어떤 생각을 공유하고 싶습니다 감사합니다.
내가 FSM이와 Verilog 코드가 붙어있다.
긴급 도움이 필요.
미리 감사드립니다.