A
angilberto
Guest
난 ""코어 시스템 (DDS 및 / 또는 NCO)하지만 그렇게되면 난 그것의 인스턴스를 생성 할 수있어, 연결되지 않은 것 같습니다됩니다.
만약 내가 다 괜찮을 것 같다 배선도보기 체크 그러니까.
난 내 "DDS를"의 출력을 시뮬레이션을 실행할 수있게 / NCO는 항상 0입니다!
난 내 코드 오류 (예, 그건 아마도 분명하다 ...) 질수
감사합니다
Angilberto.
------------
먹으렴 내 코드 :
코드 :/ / 다음은이에 대한 Verilog 파일에 삽입되어야합니다
/ / 핵심 인스턴스됩니다.
인스턴스 이름과 포트를 연결 변경
/ / 괄호 ()는 자신의 신호를 이름이다./ / YourInstanceName을의 DDS (
/ /. CLK (CLK)
/ /. 사인 (사인));`timescale 1ns / 1ps모듈 ddsdac (CLK, DAC는);
입력 CLK;
출력 DAC;] DAC는 [5시 reg;
철사 [5시] 사인;DDS를 dds1 (
. CLK (CLK)
. 사인 (사인));항상 (posedge CLK) @
/ / DAC는 = 사인파 할당;
DAC는 "= 사인파;
endmodule
/ /일부 경고 메시지의 작은 비트 :경고 : 시뮬레이터 : 12 - 포트 CLK 인스턴스 모듈 C_MUX_BIT_V7_0의
/ ddsdac/dds1/BU257/MSBmux / 남지 않은 ....
...
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만약 내가 다 괜찮을 것 같다 배선도보기 체크 그러니까.
난 내 "DDS를"의 출력을 시뮬레이션을 실행할 수있게 / NCO는 항상 0입니다!
난 내 코드 오류 (예, 그건 아마도 분명하다 ...) 질수
감사합니다
Angilberto.
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먹으렴 내 코드 :
코드 :/ / 다음은이에 대한 Verilog 파일에 삽입되어야합니다
/ / 핵심 인스턴스됩니다.
인스턴스 이름과 포트를 연결 변경
/ / 괄호 ()는 자신의 신호를 이름이다./ / YourInstanceName을의 DDS (
/ /. CLK (CLK)
/ /. 사인 (사인));`timescale 1ns / 1ps모듈 ddsdac (CLK, DAC는);
입력 CLK;
출력 DAC;] DAC는 [5시 reg;
철사 [5시] 사인;DDS를 dds1 (
. CLK (CLK)
. 사인 (사인));항상 (posedge CLK) @
/ / DAC는 = 사인파 할당;
DAC는 "= 사인파;
endmodule
/ /일부 경고 메시지의 작은 비트 :경고 : 시뮬레이터 : 12 - 포트 CLK 인스턴스 모듈 C_MUX_BIT_V7_0의
/ ddsdac/dds1/BU257/MSBmux / 남지 않은 ....
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