설계"자일링스는

M

masai_mara

Guest
배율을 차단할 수 자일링스의 패키지 또는 모듈의 VHDL 코드에서 함수 없으며 그렇게 유추 해서도 수 있습니까??

 
제가 질문 understant 않아 그렇게 당신은 당신의 모듈이나 패키지 내부의 배율을 참조하십시오 싶은거야?

그렇다면, 대답은 '예.이세 6.3로서 여기에 설명되어있습니다 VHDL에 대한 귀하의 코드에서 Multi18x18 사용할 수있는 도움말 파일을 기반으로 :

임베디드 배율기 VHDL을 사용하여 구현
코드 :VHDL 코드는 다음과 같은 방법을 배율을 체결 버텍스 - II에 프로 18 비트 엑스 18 비트 비동기 임베디드 인스턴스를 보여줍니다."및"건축물 사이에 다음과 같은 삽입 ""키워드를 시작합니다.구성 요소 MULT18X18포트 (

: std_logic_vector (17 downto 0);

B 조 : std_logic_vector (17 downto 0);

P는 : std_logic_vector (35 downto 0 아웃)

);마지막 구성 요소;삽입 후 아래의 '키워드의 시작U_MULT18X18 : MULT18X18포트 매핑 (

= ", -를 삽입 입력 신호 # 1

B 조 = ", -를 삽입 입력 신호 # 2

P는 = "- 삽입 출력 신호

);

 
여부를 대신 구성 요소로 그것을 사용하여 사용할 수있습니다 func mult18x18 알고 싶었어요.그리고 마찬가지로 나도 배율을 생성 (0 파이프 라이닝과) 대신이 함수로 선택한 핵심 겐 마법사를 사용하여 구성 요소로.난 배율 순수 빗을 수있는 논리가 가능해야한다고 생각.

감사합니다

 
안녕,
당신은 실제로 당신의 자신의 기능과 그 구성 요소를 arround 마무리 할 수있습니다.그것은 그것을 훨씬 프로그램을 쉽게 읽을 수있습니다.

BR,
/ 여보

 
네, * 배율 기능을 추론하는 데 사용할 수있습니다.하나 multiplicant 상수, 몇 가지 도구를 조합 논리 추론.

 
"추론"당신 HDL을에 * 연산자를 사용하는 것을 의미합니다.만약 당신이 파이프라인을 신중하게 매우 빠르고 편리합니다.

만약 당신이 명시하고, 그 추론하지 인스턴스있다 "MULT18X18"장소.

HDL을 컴파일러 않습니다 추론.만약 당신이 다음 XST XST 사용자 가이드를 참조 - "HDL을 코딩 기법 -"산술 연산 - "배율을 사용합니다.

또한 MULT_STYLE에 대한 제약 가이드를 참조하십시오.

 
farhada 썼습니다 :

안녕,

당신은 실제로 당신의 자신의 기능과 그 구성 요소를 arround 마무리 할 수있습니다.
그것은 그것을 훨씬 프로그램을 쉽게 읽을 수있습니다.BR,

/ 여보
 
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