설계"이

[qslazio]

이 opamp bandgap에서 사용되는
난 단지 그 M1을 M2는 M3 M4는 M5 체계적으로 입력 오프셋 전압을 최소화하는 데 사용됩니다 알아요.

하지만 어떻게 그것을 제대로 할 작품을 알아낼 수없습니다.
그 누구도 날 자세하게 설명하는 데 도움이 될까요?

고마워요!!

 

[Guest]

미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[alles]

M3 curent 소스로 간주될 수있습니다.
그럼 M1이 M2를, M4는 - M7은 양식을 부정적인 피드백, M1/M6의 게이트 전압 안정
어떤 (적으로) 0 체계적으로 오프셋 값이 될 수 있도록했다.
하지만 당신은 확실 M2는 거울에 대한 비율과 M4가 1시 2분하지 1시 1분 무엇입니까?

 

[Guest]

이 회로를 시스템의 오프셋을 향상시킬 거라고 생각하지 마라, 그것을 더있을 수있습니다.유일한 advatage 게인 증가하는 2-4 번 누릅니다.

 

[qslazio]

alles 안녕히 썼습니다 :

M3 curent 소스로 간주될 수있습니다.

그럼 M1이 M2를, M4는 - M7은 양식을 부정적인 피드백, M1/M6의 게이트 전압 안정

어떤 (적으로) 0 체계적으로 오프셋 값이 될 수 있도록했다.

하지만 당신은 확실 M2는 거울에 대한 비율과 M4가 1시 2분하지 1시 1분 무엇입니까?

 

[Btrend]

내 의견으로는, 이미 M1은, M2는, M4는 아무런 피드백 - M7은입니다.
U 회로는 아마 코업의 게인을 증가시키는 것입니다 (M1을 - M5)에 추가되었습니다.
오프셋 체계에 대한 이야기, 그것을 일반적으로 반비례 증가에 비례합니다.
그래서 게인 증가, 감소 체계를 보였다.

 

[alles]

바로, 입력 오프셋을 체계적으로 추천을 줄일 수있다 첫 번째 단계의 게인을 높일 수있습니다.
그러나 여분의 회로를 그냥 게인 증가, 그냥 바이어스 전류 차동 쌍 증가를 위해 사용됩니까?그래,하지만 전력 향상이 토폴로지는 또한 여분의 바이어스 전류 또한 eatra 장치를 사용하여 사용할 수있습니다.

내 의견에 대해 어떻게 생각이 같다 :
Vg1 증가 - "ID6 증가 -"ID7, ID5, ID2 증가 - "ID1 감소 -"Vg1 낮출 수있습니다.

정말 잘 모르겠습니다.호프 대한 자세한 내용을 볼 수있습니다.

 

[Btrend]

인용구 :

Vg1 증가 - "ID6 증가 -"ID7, ID5, ID2 증가 - "ID1 감소 -"Vg1 감소

 

[kamalakkannan]

안녕하세요 ..

내가 마지막 단계 nmosM8의 크기에 한 번 더 문제를 참조하십시오.
U 정상적인 오픈 루프의 경우에서 볼 수 ..
난 (M10) = 나는
난 (M3) = 나는
난 (M1이) = 내가 (M2로) = 전 / 2
난 (M4는) = 내가 (M5) 1시 2분 비율 = 나는 (이유는 B의 / w에서 M2로 & M4는).
난 (M7은) = 4.5I
하지만 난 (남

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />

nmos = 2.25I.
난 (M7은) 내가 같지 않다 (남

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />

.
이 균형되지 않습니다 직류 바이어스 자체가 여분의 openloop에 약간의 오프셋을 줄 것이다 condition.this.
VG1 분석 BACT갑니다.
VG1 때 브이에 의해 Dv는, 그렇다면 (M1이) = 전 / 2 디, 난 (M2로) = I/2-Di, 그래서 VGS (M2를) 줄일 수있습니다.
난 (M4는) = 내가 (M5) = I/2-Di, 난 (M7은) = 4.5I - 4.5Di, 난 (남

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />

= 4.5I 4.5 디 (입니다 M8 크기를 가정 9 / 2 19/2..From 2.25I하기 위해 4.5I).
그렇게 할 때 opout 감소 VG1 증가합니다.
bacically이 아키텍처는 점점 더 얻을 수있는 소스도 .. (마지막 satge 반응을 정착뿐만 아니라 싱크대 별도의 다른 방법이 신호를 더 나은 방식으로 일반 opmap 현재보다 더 작은.)

만약 어떤 일이 해주 PLZ 잘못된 걸 알면서도.

 

[fantaci]

아마 잘못 생각한다.그 고개를 끄덕 disconneted 안됩니다.왜냐하면 내가 그것을 어디에 의견을 일이라고 생각합니다.내가 pbias 겠네요 다이오드를 연결 transisitor에서이 트랜지스터는 몇 가지 전류 소스에 연결됩니다.그래서 바이어스 회로를 포함하여 analize없습니다.이렇게하면, 당신은 전류 소스 편견이 아니라 소스 바이어스 전압 pbias 간주할 수있습니다.
그냥 내 생각

 

[willyboy19]

내가 그렇게 생각하지 않습니다 M1이의 목적은 ~ M5 체계적으로 오프셋과 아무 상관도있다.이것은 영리 밀어와 OPAMP 설계 출력 단계를 당겨입니다.당신은 M1을 생각해야한다 ~ M5 레벨 쉬프터가 블록으로 이는 첫 번째 단계에서 PMOS 드라이버 M7은을 증폭 출력 전압의 또 다른 복제본을 제공합니다.작동 원리는 전류입니다 기반 모드는 물론, 전체 Opamp의 가까운 루프 안정성에 약간의 영향을 최소한의 위상 변화를 제공합니다.

도전 당신은 나와 다르게 생각하는

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[marshel]

그래서이 앰프 보상에 대한 모든 모자가 필요하지 않습니다?

 

[yuanxiao]

를 참조하십시오 "마크 G. Degrauwe 외 알하시기 바랍니다."적응형 바이어스의 CMOS 앰프 "는 IEEE JSSC, 집. 17, 1982년 6월"

 

[qslazio]

marshel 썼습니다 :

그래서이 앰프 보상에 대한 모든 모자가 필요하지 않습니다?

 

[willyboy19]

이 노이즈 회로 성능을 전통적인 전압 모드 대응과 같은 얘기해야한다 : 동안 높은 주파수의 노이즈 문제가 더 많은 관심을 제로의 존재를 보상하여 도입으로 인해 필요로 낮은 주파수의 노이즈 성능을 첫 번째 단계에 의해 지배되어야 모자.당신이 분석할 수 없거나 더 자세한 정보를 찾아 회로 시뮬레이터와 소음 문제를 시뮬레이트.재밌게 보내!

 

[dreamteam]

안녕하세요 모두들

트랜지스터 M1은, M2를, M3 현재 substractor 회로입니다.회로의 당신 밀어 차동 쌍 출력 출력 단계를 당겨 수있는 이런 종류의 드라이브와 함께 그것의 보완 신호 substractor에 의해 genrated.

M5와 M3 사이의 연결을 것이라고 아마 만들어 자동 바이어스 회로.

 

[pillar_chen]

그것 푸시풀 출력 오타입니다.compenstion에 관해서는, 그것을 기둥에 denpends.

 

[ipsc]

fantaci 썼습니다 :

아마 잘못 생각한다.
그 고개를 끄덕 disconneted 안됩니다.
왜냐하면 내가 그것을 어디에 의견을 일이라고 생각합니다.
내가 pbias 겠네요 다이오드를 연결 transisitor에서이 트랜지스터는 몇 가지 전류 소스에 연결됩니다.
그러니 포함하여 바이어스 회로 analize없습니다.
이렇게하면, 당신은 전류 소스 편견이 아니라 소스 바이어스 전압 pbias 간주할 수있습니다.

그냥 내 생각

 

[nxing]

이건 그냥 클래스 AB opuput OPA M1이와 함께 - M5 레벨 쉬프터 역할을합니다.