설계"이

[eda_range]

여기에 그림을보세요.가 아닌 입력 포트를 바꿔서, B 조 입력 반전이다.모든 트랜지스터는 PMOS와 IDC 수있습니다 amp6에 대한 편견이 현재입니다.Theredically, B.but와 시뮬레이션 결과를 동등하게해야하는 전압을 보여주는 경우이다 P3, VB에서 신속하게 약 마침내 매우 낮은 가능성에 참석 노드 C의 전압에 도달 VDD.And.
제발이게 무슨 ckt 잘못 했나?

감사합니다!
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[eda_range]

누구나 친절 단서, 감사합니다주지하시기 바랍니다.

 

[Guest]

[No message]

 

[northeast1]

eda_range 썼습니다 :

여기에 그림을보세요.
가 아닌 입력 포트를 바꿔서, B 조 입력 반전이다.
모든 트랜지스터는 PMOS와 IDC 수있습니다 amp6에 대한 편견이 현재입니다.
Theredically, B.but와 시뮬레이션 결과를 동등하게해야하는 전압을 보여주는 경우이다 P3, VB에서 신속하게 약 마침내 매우 낮은 가능성에 참석 노드 C의 전압에 도달 VDD.And.

제발이게 무슨 ckt 잘못 했나?감사합니다!

 

[eda_range]

난 후 동일한 결과를 가지고 변화와 B 터미널 ...

 

[rainman.cn]

P1과 방법, 3,6의 게이트 전압, 확인할 수 있습니까?

 

[eda_range]

귀하의 답변 주셔서 감사합니다.
입력 신호, 대답에 의해 결정되어야 내가 P3를 통해 현재의 변수가 될 것입니다 P4를 상상하면서 버지니아 변화 게이트 전압입니다.
또한, P2의 유출 및 p5 떠있다.

 

[rainman.cn]

아무런 노력 ckt의 정지 지점을 안정 걸릴 것 같았어요.당신이 유효한 직류 neg 의견을 추가해야합니다.