설계"의

[Sujatha_11]

안녕,
나는 시계의 FPGA에서 다른 IC를의 FPGA에 연결되어있는 드라이브를 생성해야합니다.내가 주파수 분할기 또는 어디에 내가 FPGA를 클럭에서 마스터 클럭 타고 새 시계 생성 ths 달성하기 위해 뭔가를 사용하고 계십니까?나는 이것에 대해 우둔입니다.이것 좀 도와주세요.그리고 또한 IC는 FPGA를 위해 FPGA에서 다양한 될 수 있도록 연결된되면 시계가 어떻게 생성 할 수 있어야하므로 여러 다른 IC를 드라이브 IC를 필요로 그것에 관하여 동적와 함께?
감사합니다,

 

[Iouri]

당신이 상관없이 FPGA를 드라이브에 클럭 소스 필요합니다.특정 주파수를 생성하는 PLL을 사용할 수있는 내부보다.또한 시계 규모의 카운터를 사용할 수있습니다

 

[Sujatha_11]

난 그것을 이해하지 못했다.외부 클럭 소스에서 같은 클럭 소스?아니면 내가 클럭 소스를 생성하는 몇 가지 VHDL 코드를 작성해야합니까?당신은 그것을 설명할 수있는 좀 더?모두 이렇게 이해가 느린 새입니다.

 

[Renjith]

FPGA를 doesnot 안으로 모든 클럭 발진기있다.
그래서 U 마스터 클럭을 생성하기위한 크리스탈 오실레이터를 사용해야합니다.FPGA를 내부 PLL을하고있다.FPGA를 위해 (PLL을 사용하여)가 가지고있는 다른 클럭 주파수를 생성할 수 있도록 먹이로이 마스터 클럭했습니다 통해 UR 보드에 다른 IC를 공급합니다.

 

[Guest]

[No message]

 

[Guest]

얼마나 주파수 당신이 찾고있는 시계?카운터를 사용하지만, 카운터 PLL은보다 더 많은 하드웨어를 사용할 수 있으면 하드웨어에 대한 제약 조건을 누른 다음 카운터 다른 PLL을 같이하지 않습니다.

 

[nand_gates]

이런식으로 뭔가를 찾고 계십니까!
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[Sujatha_11]

귀하의 모든 응답을 주셔서 감사합니다.제가 테스터 칩 .. FPGA를 상점 입력 (테스트 벡터에 기본적으로 RAM의)과 예상 반응을 일부 IC를 테스트하는 FPGA를 사용하여 빌드입니다.테스트 벡터 및 DUT 출력 DUT에서 수집된의 FPGA로 다시 전송됩니다 것으로 예상 응답과 함께 다음의 결정 IC를 통과 여부를 비교하거나 실패 반영되어 먹이가없습니다.그래서 어떤 DUT IC에서 어떤 클록 주파수를 가질 수있습니다.그러니이게 내 요구 사항입니다.마찬가지로 DUT 내가 좋아하는 일을해야 할 때 별도의 IC는 외부 클럭 입력 주어집니다들.희망 당신은 그것을 해지고있습니다.
감사합니다