설계"우리는

[rakesh_aadhimoolam]

여러분 안녕하세요 ..........

하루 전에 잘 VHDL과 Verilog 프로그래밍 및 사용 ..........에 대한 세미나에 참석

논의 한 사람의 성명은 "우리는 존경 ..........." 어쩌구 저쩌구 서로서로를 Verilog 및 VHDL 병합할 수있습니다 만들었

내가 .......?" 우리 Verilog 및 VHDL 병합할 수 있습니까이 의심 "이

누구라도 그렇게 생각 .. ......... PLZ 공유할 필요

어떤 프로그램에 모두가 정말 도움이 될 것 같은 기반을 ...........

 

[echo47]

많은 HDL을 시뮬레이터 및 합성 도구를 Verilog와 VHDL 같은 프로젝트지만, 일반적으로 몇 가지의 한계와 혼합 수있습니다.당신이 "에 의해 병합"무슨 뜻인가요?

예를 들어, 자일링스는 XST에서 HDL을 혼합에 대한 몇 가지 정보입니다 :
http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/xst/xst0098_11.html

 

[yasser_shoukry]

무슨 뜻 합쳐지는 무엇입니까?만약 동일한 프로젝트에서 Verilog 및 VHDL 파일을 혼합 사용하는 것을 의미, 난 괜찮아,하지만 생각하면 같은 파일이 허용 내가 생각하지 않는다 그들이 사용하는 것을 의미합니다.

 

[soundar]

IDE를 처음으로 혼합 수준에서 프로그래밍을 지원해야합니다.그렇다면 당신은 하나의 프로젝트에만 두 언어를 사용할 수있습니다.

 

[Guest]

[No message]

 

[semiconductorman]

만약에 당신이 Verilog에서 모듈을 코딩 뜻 병합 (여러 파일에 있음)과 VHDL로 다른 파일을 누른 다음 예 instatiate!거기에 어떤 지원을 혼합 모드 시뮬레이션 할 시뮬레이터 많이있습니다.모듈에 참고하시기 바랍니다 Verilog VHDL entites 전화도 지원됩니다.

다른 한편으로 만약 당신이 하나의 파일에 몇 가지 Verilog 및 VHDL 넣어하고자하고이 그랬다면 당신의 VHDL 시뮬레이션하려고 / 당신이 오류를 줄 것이다 Verilog 컴파일러는 뜻

 

[dragonight_x]

병합하는 경우 다른 파일 또는 다른 구성 요소가 있지만 동일한 파일에서 VHDL 및 Verilog를 사용하여 마 수를 사용하여 발생할 수있습니다.