설계"왜

[gauz]

안녕하세요, 모두
내 디자인에 여러 시계, 현재 위치 비교를위한 두 가지 경우 :
1, 입력 클럭 단 하나, 'clk_in', 그리고 기타 모든 클럭 DCMs이 입력 클럭에서 유일한 입력 클럭 기간을 지정, 디자인 리포트는 시간이 대기 위반 파생됩니다.
2, 외부 아니 DCM, 각각의 모든 입력 클럭 기간을 지정하는 데 사용됩니다, 그리고 결과가없습니다 타이밍을 위반 보고서에서 모든 클럭 입력합니다.
후 두 사건의 타이밍을 비교해보고, 나는 첫 번째 경우의 시계를 왜곡 많이 찾은 다음 두 번째 큰 사건이다, 무슨 문제있어?어떻게 첫 번째 경우에 제약을 설정해야합니까?

감사합니다

 

[Guest]

[No message]

 

[Guest]

나는 두 가지 디자인 각각에 할당된 자원의 시계를보고 어떤 종류의 제안을 찾고있다.그 사례 # 2 글로벌 클럭 버퍼 및 사례 # 1을 사용하는 로컬 클럭 버퍼를 사용 가능합니다.

때까지 낮은 스큐 클럭 라인의 글로벌 클럭 버퍼를 사용하여 DCM 출력을 얻으면, 너는 시계를 왜곡 표시됩니다.DCM을 사용했을 때, 내가 명시적으로 글로벌 클럭 버퍼의 인스턴스를해야만했다.당신은 HDL을 자일링스의 원시를 호출하여이 할 수있습니다.

---- 스티브

추신
: 열기의 FPGA Editor와 설계 및 클럭 라우팅을 선택합니다.낮은 왜곡과 글로벌 클록 라인 칩 센터를 통해 라우트됩니다.

 

[gauz]

당신이 대답을 주셔서 감사합니다.
내가 의해 DCM 출력 클럭 버퍼를 할 '원초적인 BUFG'.내일의 FPGA 편집기에서 살펴 보도록 하죠.