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gaom9
Guest
안녕,
내가 ΣΔ 분수 주파수 합성기 설계, 그리고 내가 digitao 시그마 - 델타 변조기, 이는 단일 루프 멀티 - 비트 quantizer되어있는 Verilog 코드를 찾으십시오.출력 5bit 및 입력 22Bits입니다.구조 및 Verilog 코드는 아래와 같습니다.하지만 난이 Verilog 코드를 시뮬레이션 결과는 옳지 않다.
단어를 입력 폭 22Bits입니다, 나는 0.25의 일부분 싶어, 그래서 제가 입력을 추가할 0.25 × 2 (22) = 1048576.하지만 난 시계의 총 nunber에 출력의 평균을 계산, 그것을 1.8과 같다.
거기에 코드가 어떤 문제가 있나요?그리고 거기에 어떤 야전 및 단일 - 루프의 입력 사이에 야전에서 입력 = 분수 × 너비가 다른 단어입니다.
몇 가지 조언을주지하시기 바랍니다.
감사합니다!
안부 인사!
구조<img src="http://images.elektroda.net/38_1229392146.jpg" border="0" alt="About a Verilog code for digital Sigma-Delta modulator" title="디지털 시그마를위한 Verilog 코드 - 델타 변조기"/>Verilog - 코드 및 Testbench
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내가 ΣΔ 분수 주파수 합성기 설계, 그리고 내가 digitao 시그마 - 델타 변조기, 이는 단일 루프 멀티 - 비트 quantizer되어있는 Verilog 코드를 찾으십시오.출력 5bit 및 입력 22Bits입니다.구조 및 Verilog 코드는 아래와 같습니다.하지만 난이 Verilog 코드를 시뮬레이션 결과는 옳지 않다.
단어를 입력 폭 22Bits입니다, 나는 0.25의 일부분 싶어, 그래서 제가 입력을 추가할 0.25 × 2 (22) = 1048576.하지만 난 시계의 총 nunber에 출력의 평균을 계산, 그것을 1.8과 같다.
거기에 코드가 어떤 문제가 있나요?그리고 거기에 어떤 야전 및 단일 - 루프의 입력 사이에 야전에서 입력 = 분수 × 너비가 다른 단어입니다.
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감사합니다!
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구조<img src="http://images.elektroda.net/38_1229392146.jpg" border="0" alt="About a Verilog code for digital Sigma-Delta modulator" title="디지털 시그마를위한 Verilog 코드 - 델타 변조기"/>Verilog - 코드 및 Testbench
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