설계"에

[Guest]

[No message]

 

[sohpie2007]

당신이 참조를 위해 노력하고 파이프라인을 디자인을 얻을 수있습니다 :

http://yourcircuits.com/inc/sdetail/3092?xtr=pipeline

 

[lhlbluesky]

전), 첫 번째 단계에서, 난 이상한 문제가 발견; 때 vdac의 터미널에서 VDC의 소스와 그것을 시뮬레이션 와 vdac, 그것이 제대로 작동;하지만 내가 추가한 서브 스테이지마다 파이프라인 ADC가 (1.5 비트 설계 해요 - ADC는 (2 비교기)와 DAC (어떤 vdac 생성 와 하위 ADC의 출력 DAC는 -를 통해), 그 비교했을 때 제대로 출력 01 (차량 등록 번호 : - VREF / 4 ~ VREF / 4)가 작동하지 않을 수있습니다 찾을 하지만, 그럴 수있어
제대로 할 때 출력이 00과 11이 작동, 매우 이상한, 난 이유를 모르겠어.
내가 Cload의 정확한 계산 아니지만, 내가 생각하는 다른 가치 Cload 변경 결과를 그대로 유지, 정말 이상한;
phi1, 게다가 및 2 단계 phi2 아닌 overlaped, 어떻게 하위 클럭 신호를 ADC를 제공하고 DAC는 거죠? phi1 하위 (샘플 단계) phi2 ADC 및 DAC는, 그 말이 맞아 위해 (잡아 단계)?
DAC는 방법의 지연을 최소화?