설계"에서

[k_cheng_aun2000]

사람이 얼마나 -1부터 1 사이의 VHDL (를) rtus II 소프트웨어 관두를 사용하여 난수 생성기를 구현해야할지.

감사합니다

 

[Guest]

[No message]

 

[jamesyang1209]

디지털 시스템에서 모든 데이터는 0 또는 1.
어디 난수 생성기의 씨앗을위한 소스입니까?

우리가 메타를 사용하는 노력이있다 시드를 생성하는 안정적입니다.
당신은 또한), 시간 입력이 다를 수 각 입력 시간 이후의 RTC (실시간 클럭을 사용할 수있습니다.
RTC를하지 않고 ASIC을 위해, 당신은 방법을 디지털 시스템에 씨앗 generae에 대한 다른 생각에 대해 생각할 수있습니다.

 

[hoangthanhtung]

내가 www.xess.com 사이트에서 귀하의 문제에 대한 예제를 알아요,하지만 난 기억을 정확하게 연결하지 않습니다.그것은 VHDL에 의해 Xilnx의 Webpack의 FPGA 칩을 사용하여 작성된 것입니다,하지만 난 당신이 연구를 수 있다고 생각하고 그것을 알테라의 소프트웨어에 의해 구현을 변경합니다.행운을 빕니다