설계"어떻게

[y7wu]

안녕하세요,

우리는 알테라의 Stratix II에 대한 오프 보드 칩을 보내 구형파 최고 50MHz 클럭을 생성하는 중입니다.

지금 우리 보드를 100MHz 크리스탈 오실레이터를 사용하여이 옳은 일을하고있어, 다음과 같은 VHDL 블록을 사용하여 구현하는 방법.어디 in_clk를 100MHz 크리스탈 오실레이터 wave_clk입니다 출력 (살일걸요 최고 50MHz 구형파)입니다

square_wave_test의 아키텍처 square_wave입니다
신호 wave_clk : std_logic;
신호를 카운트 : 작자 미상 (2 downto 0);
시작
프로세스 (in_clk)
시작
만약 rising_edge (in_clk) 다음
wave_clk "= wave_clk하지;
최종면;
최종 처리;

프로세스 (wave_clk)
시작
만약 wave_clk = '1 '을 선택한 다음
out_pin_array "="11111111111111 ";
그 밖의
out_pin_array "="00000000000000 ";
최종면;
최종 처리;
최종 square_wave;

문제는 우리가 아니라 사각형 파도처럼 모든 파형을 넘어 점점거야.() 이미지 첨부를 참조하십시오.

우리는 용의자를 100MHz 오실레이터 (이 사인파)는 사각형의 물결 높은 주파수 구성 요소를 복제할 수없습니다.

그것은 또한 우리 프로브,하지만 우리가 프로브의 대역폭을 500Mhz (애질런트 10073C)입니다 참조
http://www.home.agilent.com/agilent/product.jspx?nid=-536902770.536879135.00&cc=US&lc=eng

그래서 우리는 잠재적인 문제로 프로브를 배제하고 있어요.

어떻게 구형파 최고 50MHz 클럭을 생성까요?그게 정말이야, 우리는 PLL을 사용하여, 더 나은지만 wouldnt뿐만 sinewaves 생성?만약 출력 핀과 같은 높은 주파수에서 전환 수는 어떻게 알 수 있습니까?

감사합니다.
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[fvm]

원래의 질문에 대답하기 위해, 난 당신의 코드를 출력에서 최고 50 MHz 구형파를 생성 말할 수있습니다.신호를 할 때 기본적으로 전용 클럭 출력과 PLL을 사용하여 다른되지 않을 것이다.편차 스크린샷에서 볼 수 FPGA를 외부 회로와 프로브를 합성 행동 논리보다는 관련이있습니다.

몇 가지 포인트를 귀하의 게시물에서 불분명 위치 : 어떤 오실로 스코프 대역폭은?무엇과 (아마도 케이블) 길이를 추적 FPGA를 출력 핀에 연결된 외부 뭐죠?만일 케이블을 추적하거나 외부 프로브 어디에 연결되어 존재인가?어떤 입출력 표준 및 전류 강도를 출력 선택입니까?당신 10073C 지상 고정 또는 표준 접지 리드를 사용 했나요?

나는 일반적으로, 그 50 MHz 클럭 정확히 수동 높은 임피던스 프로브와 함께 복제있을 것이라고 의심하지만, 더 나은 그림과 같이 보일 것입니다.이러한 추가로드 (프로브는 이미 12 pF 정전 의미) 핀 및 부적 절한 프로브 접지 연결로 인해 수있습니다.넌 항상 그대로 빠른 신호 측정을위한 지상 총검을 사용해야합니다.

특별한 지점으로서, 신호 unsymmetry 설명이 필요합니다.내가 그것을 또는 케이블로드 약간 unsymmetrical 출력 드라이브 강도와 함께 추적 가종 결되지 않았습니다 인해 수있을 것 같습니다.만약 리플 라인에서 반사 또는 프로브 접지 리드에 의한 울려서 내가 결정할 수없습니다.또한 다른 회로 핀에 연결되어있을 수있습니다.

 

[y7wu]

오실로 스코프 대역폭 500Mhz (애질런트 MSO6054A 4GS / 함께들).아무의 외부, 추적 조사, 즉 직접 보드의 출력 핀에 연결된 것입니다.
프로브 케이블의 길이는 1.5m로입니다

입출력 표준은 3.3V (LVTTL), 현재의 강도를 알 수없는 것입니다 (저는 소프트웨어에 지정할 수있는이 일이 무엇입니까?)

내가 리드를 사용하여 표준을 땅에 있었고, 난 땅에 고정 사용하는 더 나은 결과가 나왔어요.제발 새 업로드된 이미지를 한번보세요.

만약 당신이 최고 50MHz 클럭 정확히 높은 임피던스 패시브 프로브와 복제 수없습니다 언급했다.프로브의 어떤 종류를 사용해야합니까?나는 고속 디지털 신호의 분석 많이 될 것입니다.난 (예
: 애질런트 프로브 54620-68701) 오실로 스코프와 로직 프로브를 구매해야합니다.프로브의 어떤 좋은 신호를 얻을 것이 좋습니다까요?

정말 감사합니다.어떻게 당신이 당신의 도움이 수를 증가 (즉, 도와 줘서) 크레딧을 줄 수추가 1 분 후 :지상 소총과 새로운 캡처
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[fvm]

안녕하세요,

우리는 더 문제가 있어요.6054A 빠른 속도는 일반적으로 신호를 땅에 고정 또 패시브 프로브 sufficiant 대부분의 경우 검색 결과의 정확성을 줘야했다 디스플레이 충분히 있어야합니다.자, 이제 당신이 효과적으로 리드 인덕턴스를 제거하여 프로브 대역폭을 증가한다면, 신호의 자세한 내용을보실 수있습니다.자, 거의 다 ""squarewave에서 편차의 출처를 볼 수있습니다.실제로 작은 1ns 펄스 너비가 긍정적인 신호가 신호가 모두 가장자리 도랑입니다.

(SSO) or to use an older term ground bounce
.

이 펄스를 가장 simulaneous에
(남남서) 스위칭 잡음으로
인해 또는 가능성이 높습니다 기존 용어를 접지 바운스
사용할 수있습니다.그냥 하나의 탐지를 제외하고 귀하의 out_pin_array에서 다른 출력을 해제하고 차이가 시계를보십시오.

원인을 출력 스위칭 동안 땅에 핀의 전류 흐름, 스위치 출력의 숫자 증가하고있다.효과가 어떤 경우에 디자인의 완전한 실패를 일으킬 수있습니다.어느 정도, 그것도 PCB의 속성과 패키지 크기에 따라 달라집니다.의 Stratix II와 함께, 기본적으로 BGA 패키지 그라운드 핀이 많이 때문에 제한되어야합니다.

전류 강도를 설정 핀 사용할 계획이나 임무를 편집기 남남서 각각 지상 반송에 영향을 미칩니다.최대 낮은 값으로 내 의견에 대부분의 FPGA 출력을 줄일 수 있어야 설정을 기본값으로,하지만.이것은 효과적으로 일련의 터미네이션 설정을 출력 핀 두 옵션은 각각의 출력에 병렬 트랜지스터의 숫자를 이용하는 동일합니다.또한 출력 파형에 영향을 시도해야합니다.특정 지점으로, 현재 낮은 강도에서 만들어진 보드 연결을위한 더 나은 신호 품질을 달성하는 데 도움이있다.

내 좋아하는 프로브 1156A 액티브 프로브, 또는 낮은 가격의 타사 제품을 것입니다.또한 500 옴 저항 탐사선이 낮은 임피던스 출력과 좋은 신호 품질을 제공합니다.

마지막으로, 내가 쫓아 오지 가리 킵니다.제가 옵션을 어딘가에 프로필 탭을 생각합니다.

안부,
프랭크

 

[echo47]

대략 얼마나 기판의 FPGA 핀 출력 커넥터 사이에 추적입니까?당신은 FPGA의 출력 임피던스와 함께 신호 반사 상호 작용을 볼 수있습니다.

마찬가지로 fvm 제안 저항 탐사선이 아주 잘 자사의 낮은 입력 커패시턴스로 인해 작동합니다.그것은 오히려 낮은 입력 저항이있다, 그러나 많은 디지털 회로에 괜찮 아요.여기에 좋은 집에서 만든 버전 :
http://www.emcesd.com/1ghzprob.htm

좋은 FET는 프로브 또는 차동 프로브도 아주 편리합니다,하지만 그들은 다소 비싼 편이다.

 

[y7wu]

안녕하세요,

난 다른 출력 파형을 실제로 해제 향상!정말 디버깅 프로세스를 통해 걸어 주셔서 감사합니다.내가 가능한 구형파 믿습니다.

귀하의 질문에 echo47, FPGA 및 출력 커넥터에 대한 답변에 대한 2 인치로 구분됩니다.

좀 탐사선을 구입 찾고 있어요.만약 우리가 여기에 하나를 얻을 수 1156A 다소 비싸지만, 전 물어볼 것입니다.당신이 머리 위로 떨어져 더 낮은 가격에 어떤 대안을 가지고 있습니까?

저항 프로브 제안 주셔서 감사합니다.나뿐만 아니라 그들을 우러러 보게 될 거다.

감사합니다 너희들 아주 많이!
(내가 다른 파형 출력을 비활성화로 촬영한 첨부했습니다) btw
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[fvm]

남은 프로브 신호 왜곡 효과가 원인일 수있습니다.그래서 내가 말했 잖아, 아마 정확하지 않을 수있습니다 패시브 프로브 높은 임피던스와 재현.수제 저항 프로브로서 간단한 옵션이 될 수있는 제안했다.50 옴 입력 방향에서 50 옴 부하, 당신 것이 물론, 50 옴에의 한쪽 끝에 작은 ≈ ≈ 450 또는 950 옴 저항 및 BNC 커넥터와 케이블을 동축 케이블 저항을 감소 ommit 프로브와 오실로 스코프를 갖는 기타.500-1 GHz의 FET는 프로브를 다른 제조 업체로부터도 텍트로닉스 프로브 또는 HP FET를 사용하는 이베이와 전자 흑자에서 항해에 사용할 수있습니다.

 

[muralicrl]

안녕하세요 친구,

부문에 대한 귀하의 VHDL 코드를 아주 많이 맞습니다.하지만 당신의 디자인에 무엇을 보장해야합니다, 당신이 50M와 100m 그들의 FPGA throuhg에만 클럭 및 클럭 출력 전용 처리해야 같은 높은 주파수를 처리합니다.
제발 이것이 체크되었는지 확인합니다.나도 같은 여러 번 발생했습니다.

좋아요, 만약 당신이 나에게 연락을 주저하지 말고 자세한 내용은 필요합니다.

안부,
북아 일 Muralidhara
MSRS, CRL을 - bg

 

[Guest]

[No message]

 

[fvm]

분명 여기에 전용 클럭 출력을 사용하여 필요성을 부정하는 것이다.유일한 이점은 마찬가지로, 헌신적인 클럭 출력 지연을 다소 작은 변형에 노출됩니다.따라서 디자인이 워낙 빡빡 타이밍 클로저와 관련된 출력이 의미가있을 수있습니다.PLL은 클럭의 경우에, 당신은 데이터의 시간을 잡아 증가하는 데 헌신적인 클럭 출력을 사용하는 다른 이유가있을 수있습니다 클럭 출력, 관련 출력을 할 수있습니다.

관찰된 신호 편차가 전혀 전용 클럭 출력 가능한 선택에 관련되지 않습니다.

 

[muralicrl]

안녕,

FPGA의 핀 아웃 전용 시계를 통해 파생 시계를 보냅니다.

혹시, 저에게 연락을 주저하지 말고 좀 더 자세하게 필요합니다.

안부,

북아 일 Muralidhara
MSRS, CRL을 - BEL