설계"어떻게

[cisivakumar]

내 프로젝트에 대한 프로그램을 썼습니다.
그것은 APA075 ACTEL FPGA의 75 % - 75000 게이츠를 소모합니다.
어떻게 동일한 프로그래밍 코드를 사용하여 영역을 줄일 수합니까?
다양한 프로그래밍 기법에 대한 아이디어를 줄것이다.

 

[Guest]

[No message]

 

[umairsiddiqui]

만약 당신이 그것에 대해 몇 가지 사항을 언급 제가 바라는 (VHDL 또는 Verilog "프로그램") ... 내가하면 좋을 텐데 ...

어떤 식으로든 다 ""높은 수준의 아키텍처를 해결하기 위해, DataPath 및 상태를 최소화하려고 재설계를 비롯하여 최초.둘째는 엄격하게 지침은 RTL 합성 도구와 함께 제공되는 VHDL / 교과서의 기술과 방법을 다음과 같은 코딩을 Verilog : 같은 리소스 shareing, (여기서) 가능한 상태 기계에 대한 1 - 뜨거운 인코딩, 파이프 라이닝 매크로의 인스턴스를위한 마이크로 프로세서를 사용하는 대신에 고정된 컨트롤에 microprogramming, 신호 처리 () 비트 직렬 방식 (문서를 참조하십시오 http://www.fpga-guru.com/ 관련 비트 직렬 전나무 필터 설계 및 FPGA 일반 mutiplier impl), 이국적인 아키텍처 : 사용 산술 배포할 수있습니다.

또한, 도구를 manuall 읽기 도구 논리를 설정하고 최대로 매개 변수 라우팅 [당신이 경우에 그들의 영역을 최적화 설정]
umairsiddiqui에 의해 2006년 2월 3일 0시 24분에 편집한 마지막으로, 1 시간을 편집한 총

 

[Guest]

당신은 또한이 볼 수

http://www-ee.eng.hawaii.edu/ ~ msmith/ASICs/HTML/Xtraprob/xpr12/xpr12.htm

그것은 사람 프로세서가 내장된 어떤 남자와 지역의 문제가 있었다.그는 많은 자원 절약은 그의 디자인에 최적화된, 그리고 그가 언급은 그가 그것을 어떻게 않았다.