설계"어떻게하면

[junfun]

내가 2.5GHz에서 90nm 공정에서 VCO를 설계합니다.
내가 시뮬레이터 고작 25 일 정도지만, 모서리 (FF로 VDD 10 %에서 0 학위 VDD 10 %에서 100 정도 ss)를 실패했습니다에게있습니다.
VCO를 지연 세포 대칭 부하했다.
어떻게 개선할 수 있습니까?

안부

 

[sandip_micro]

안녕, 여보 ..
또한 제가 링크를 보내 read.shall 수도 0.18u.Maneatis 지연이 세포 PDF로 U의 대칭적 부하를 입력 지연 셀 설계 노력하고 있어요.
http://www.truecircuits.com/images/pdfs/maneatis96b.pdf
중요한 것은 거기에 셀 지연 등의 tyle 설계에 대한 설계 절차입니다.
워털루 조합에서 한 번 더 링크입니다 :
www.asic.uwaterloo.ca / 파일 / cmos_ic_team / PLL은 / 설명서 / delay_cell_ryan.pdf추가 1 분 후 :하면 불러 어떠한 PDF로 보내주시기 바랍니다 대칭 설계 VCO는 입력 하중에 관한.

 

[Guest]

[No message]

 

[pankajdudulwar]

어떤 아키텍처 U VCO를 위해 사용하고있습니다.만약 통해 UR) 아키텍처는 다음 U이 문제에 직면하고있을 교차 결합 (나는 생각이 아닌 다른 사용합니다.U archotecture에 대해 전해주 시겠어요

 

[pfd001]

junfun 썼습니다 :

내가 2.5GHz에서 90nm 공정에서 VCO를 설계합니다.

내가 시뮬레이터 고작 25 일 정도지만, 모서리 (FF로 VDD 10 %에서 0 학위 VDD 10 %에서 100 정도 ss)를 실패했습니다에게있습니다.

VCO를 지연 세포 대칭 부하했다.

어떻게 개선할 수 있습니까?안부