설계"액티브

[Guest]

pp.148 - 149에서 아날로그의 CMOS 집적회로 Razavi의 "디자인"
나는 거기에 Vout 노드에서 KCL와 충돌이 혼란 스러워요.다른 손으로에서, 그것이이 부분이라고, M3와 M4는 증가, 어떻게 현재의 소스 ISS와 동등하게 가능한 수있는 전류는?
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[naalald]

안녕,
대신호 동작 있음, M3의 전류와 M4는 관계가있다 :
Im3 Im4 = ISS의
하지만 작은 신호 동작 (ISS는 오픈 회로는 전류 소스) 유효하지 않은이 관계입니다.

 

[Guest]

알아요,하지만보고 있으면 Im3 증가 δI, Im4 또한, 어떻게 법을 준수 KCL 수있습니다 δI 증가 활성화된 현재의 거울, 아니 반전을 수행?올린날짜 9 분 후 :마찬가지로이 단락 Im4 증가와 감소 im2, KCl하는 방법에 대해 설명했다 무엇입니까?

 

[naalald]

안녕,
M3과 M4가에 대하여 다시 한 번, 당신은 큰 신호 동작을 고려 souldn't 강조하고있다.
소개 M2로와 M4는, 거기에 출력에서 부하 회로에 대해 (모든 인수가 이미 출력에서 부하가 고려 이루어집니다)이어야을 고려하십시오.

 

[Sadegh.j]

그 환상적인 질문입니다.내 친구, 귀하의 문제는 "이상적"생각하는 존재입니다.거기 밖으로 그런 일이있다.기억 ro 각 트랜지스터의 채널 길이 변조로 인한했다.Vout에서 현재이 두 저항을 통해 흐름을 것입니다.그래서, 거기에 실제로는 아무 문제가 없다.

환호

 

[analog_prodigy]

그건 작은 신호를 현재 저는 믿습니다

 

[Guest]

[No message]

 

[jimmyshu]

안녕하세요, 애국자!
또한, 대신호 포인트의보기에서 설명 될 수.드레인 M4의 증가 현재 M3 세력의 게이트 전압, M2는 감소하지만, 현재.즉, M4는 싱크대있다 동일한 M2는 전류 낮은 높은 동일 | Vgs 계속 | M3와.그래서, | VDS | M4의 채널 길이 변조로 인해 감소하고있다.그래서 Vout 증가이야.
희망이 당신을 도울 수있습니다!