설계"시계를

[kyjackchan]

안녕하세요, 저는 매우 Verilog 새입니다.간단히 말해서 나는 당신 클록 제너레이터 코드를 쓰고 있어요

행동 시뮬레이션 clk_output 클럭 신호를주고 함께 괜찮을 것처럼 보이지만 내가 오실로 스코프에서 볼 수 핀 'clk_output', 여기에 제가 잃어버린 것 없니에 대한 높은 신호가 무엇입니까?

코드 :모듈 테스트 (clk_output);

출력 reg clk_output;초기

clk_output = 0;항상

# 10000000 clk_output = ~ clk_output;endmodule

 

[Renjith]

U FPGA를 내부의 시계를 생성할 수없습니다.
코드의 조각을 통해 UR synthesised 수없습니다.
U 수표 통해 UR 합성 RPT 않았다.
그것 wud 세상을 경고 U ABT 그 unsynthesised 신호의 제거를 말하는주었습니다.
행동 시뮬레이션, 거기이다 어떤 문제는 b.

 

[samcheetah]

이 일반적인 초심자에서 시뮬레이션을하면 당신은 못해 귀하의 실제 회로에 세계 시계가 필요 시계를 만들 오해입니다.

시뮬레이션에서 괜찮아, 클럭 생성됩니다.하지만 외부 클럭 소스 장치의 일부 핀 연결을 가져야만 현실 세계 구현합니다.

제가 도움이 되었으면 좋겠

 

[tom123]

귀하의 코드를 합성 수없습니다.

전용 시뮬레이션 모델입니다.

안부 인사kyjackchan 썼습니다 :

안녕하세요, 저는 매우 Verilog 새입니다.
간단히 말해서 나는 당신 클록 제너레이터 코드를 쓰고 있어요행동 시뮬레이션 clk_output 클럭 신호를주고 함께 괜찮을 것처럼 보이지만 내가 오실로 스코프에서 볼 수 핀 'clk_output', 여기에 제가 잃어버린 것 없니에 대한 높은 신호가 무엇입니까?코드 :모듈 테스트 (clk_output);

출력 reg clk_output;초기

clk_output = 0;항상

# 10000000 clk_output = ~ clk_output;endmodule

 

[Guest]

[No message]

 

[freeinthewind]

거기에 출력 클럭 많은 방법이있습니다.당신은 시스템 클럭의 부문의 방법을 시도할 수있습니다.아마 필요에 일치시킬 수있습니다.

 

[samcheetah]

freeinthewind 썼습니다 :

거기에 출력 클럭 많은 방법이있습니다.
당신은 시스템 클럭의 부문의 방법을 시도할 수있습니다.
아마 필요에 일치시킬 수있습니다.