설계"슬루율

[Guest]

어떻게 오타가 nmos보다 큰 PMOS의 슬루 레이트가 오타?

정상적인 차동 단일 출력 슬루율 오타 입력이 끝난 입력 신호의 극성에 따라 다릅니다 OTA의 종류 (nmos 또는 PMOS) [신호가 작아 슬루율 결과의 극성 즉, 서로 다른 유형에 대한 반대입니다] ?나는 이러한 문제를 텍스트 책을하지만 그들은 여전히 불분명 날 알아.

 

[kwkam]

아니, 대개 슬루 레이트 입력 차동 쌍 꼬리를 현재와 내부 보상 커패시터에 따라 다릅니다.물론 이죠, 또한 opamp 때문에 다른 매개 변수에 따라 달라집니다 건축 어떤 경우에는 명함이다.

 

[Guest]

kwkam 썼습니다 :

물론 이죠, 또한 opamp 때문에 다른 매개 변수에 따라 달라집니다 건축 어떤 경우에는 명함이다.

 

[supreet_95]

바이어스 마지막 단계의 전류에 의해 결정의 슬루율.만약 그것을 통해 UR 일반적인 바이어스 전류가 활성화된 경우로드 후 2 단계 2 단계 (인버터)의 전류에 따라 달라집니다 단일 단계를 사용하여.하면 불러 입력 중 하나에 신호를 적용 어떤 차이가 발생할 수 실거예요.이후 동일한 출력 전류 강도를 얻을 것이다 diffrential 구조를 U입니다.입력에만 극성을 결정한다.
희망이 도움이됩니다.

 

[Guest]

[No message]

 

[Guest]

will differ (the off transistor once will be at the ouput & once in the other side), So how the cap charging rate will be the same in both cases although the charging path has changed ?

난 방황 오전; 만약 우리가 간단한 nmos 입력 오타 (단일 출력을 1 단계 종료되었습니다)의 모자에 의해로드되고, 다른 극성 (동일한 진폭) 큰 입력을위한 회로를 구성
신호 (트랜지스터에서 한번 다를 수있을 것입니다 비록 충전 경로가 변경된 다른 측면에서 Ouput & 번), 그럼 어떻게 모자를 충전 률과 같은 두 가지 경우 모두에있을 것인가?
[현재 일단 상단의 PMOS & 한번에 의해 중심에서 공급 2 낮은 nmos의]

제발, 내가 잘못했다, 아무도 말해주지 수있습니다!