설계"쉽게

[suddy72]

아무도 0000에서 1111으로 계산하기 위해 코드를 가지고 있지만 때 1111에 도달하면, 0001-0000가는 대신 그 다음 다시 건의 및 시계 synchrounous.

감사합니다

 

[VSMVDD]

BOOL y를; / / 또는 사용 int8
int8 x;

((x = 0x0F )&&(! y를))를 (X = 0x01; y를 =이 TRUE면
다른를 (X = 0x00; y를 =가 FALSE
VSMVDD에 의해 27 2007 17시 4분 9월에 편집한 마지막으로, 1 시간을 편집한 총

 

[suddy72]

미안 VHDL에 대해 할 말이 의미.

내가 뭐하고있는 주소를 통해 기대이고, 내가 주소를 배열 난 더이상의 하단에 돌아가서 0000 전 주소로 가고 싶어 다시 0001 adresss에 가고 싶어요

 

[VSMVDD]

귀하의 VHDL 구조적인 측면 코드 변환이 필요

똑같은 정말

 

[Guest]

[No message]

 

[kaustubh]

모듈 카운터 (q를, CLK, 세 계 최 초의);
출력 reg [3시] 질문;
입력 CLK;
세 계 최 초의 입력;
/ / reg P는;
(posedge CLK 또는 negedge 세 계 최 초의)은 항상 @
시작
(! 세 계 최 초의 경우)
q를 "= 4'b0000;
다른 경우 (q를 == 4'b0000)
q를 "= 4'b0001;
그 밖의
q를 "= q를 1;
끝
endmodule

 

[kanagavel_docs]

이 코드를 수정하시기 바랍니다

모듈 카운터 (q를, CLK, 세 계 최 초의);
출력 reg [3시] 질문;
입력 CLK;
세 계 최 초의 입력;
/ / reg P는;
(posedge CLK 또는 negedge 세 계 최 초의)은 항상 @
시작
(! 세 계 최 초의 경우)
q를 "= 4'b0000;

/ / 다른 경우 (q를 == 4'b0000)다른 경우 (q를 == 4'b1111)

q를 "= 4'b0001;
그 밖의
q를 "= q를 1;
끝
endmodule

 

[master_picengineer]

모듈 카운터 (q를, CLK, 세 계 최 초의);
출력 reg [3] 질문;
입력 CLK;
세 계 최 초의 입력;
/ / reg P는;
(posedge CLK 또는 negedge 세 계 최 초의)은 항상 @
시작
(! 세 계 최 초의 경우)
q를 "= 4'b0000;
다른 경우 (q를 == 4'b1111)
q를 "= 4'b0001;
그 밖의
q를 "= q를 1;
끝
endmodule추가 35 분 :희망은 그것을 도와주세요!
제발 도와 푸시 버튼을 잊지 마세요.
감사합니다.