설계"긴

[Elnegm]

내가 ISE 프로 FG45 및 자일링스 FPGA Xilix 버텍스 2를 사용 해요
문제는 이세 합성 때 내 Verilog 코어 8051 합성이 계속되면, 함께 시간 동안 fiinsh 않았 합성, 모듈 이세 아직도 합성 fininsh 않았 ROM을, 그래서 합성 수없습니다 코어, 모든 솔루션은?
미리 감사드립니다

 

[Guest]

[No message]

 

[vlsi_whiz]

귀하의 디자인 대용량 RAM 또는 ROM을 차단하고있다 이러한 문제가 발생할 수있습니다.이세 도구를 분해하는 ROM의 / RAM의 논리와 그것을 구현하려고합니다.이것은 시간이 오래 걸릴 매달려 도구가 발생할 수있습니다.당신이 사용하는 것입위한 더 나은 옵션을 RAM이 내장된 / 핵심의 RAM을 위해 자일링스 ROM의 블록 / ROM에있습니다.이것은 자일링스의 RAM의 합성을 건너 / ROM과 직접 인스턴스를 강제 메모리 내장 / ROM에있습니다.

 

[s3034585]

만약 당신이 RAM을 구현 / ROM을 누른 ISE 합성 그것에 오랜 시간이 걸릴 것이다있다.할 가장 좋은 방법은 사용하는 블록 숫양에 내장되어있습니다 ...오히려 그들을 구현하는 것보다 ....