설계"과도한

[qslazio]

몇 가지 서류를 읽었습니다.
그들은 PLL을 때, 업데이트 빈도 PFD 루프 대역폭과 비교에서 피드백 루프를 주위에 과도한 지연 위상 변화를 소개했다.
난 이해할 수없습니다.아무도 내게 그것을 설명할 수 있을까요?
감사합니다올린날짜 2 분 후 :무슨 뜻입니다 :
1) 무슨 뜻인지 지연이 무엇입니까?무슨 결정?
2) PFD 샘플 효과와 어떤 관계입니까?

감사합니다

 

[news]

Intel poinformował, że jego nowym liderem wśród procesorów z rodziny ULV (Ultra Low Voltage) będzie pobierający 17W, dwurdzeniowy procesor Core i7 2657M. Zbudow...

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[Guest]

[No message]

 

[amitbhaiji]

pfd 때 업데이 트 루프의 주파수에 비해 대역폭.PFD의 continious 시간 모델링 방어하지 않습니다.그리고 당신은 DISCRET 받고요 (전) PFD의 효과를 샘플링 뜻.
대역 밖의 잡음 PLL을 bandwidht로 위상 잡음에 따라서 increse에 단서를 접는 단기에 효과를 참고 샘플링.
또한 피드백 루프 지연에 대한.Stablity 굴욕 지연 높이는와 (응답)에 정점을 시작합니다.

- 아미트요

 

[qslazio]

친애하는 아미트요,
초과 지연 어디에서 올까?
피드백 경로에 주파수 분할 세포에서 나온 건가요?

거기에 지연 및 지터 정점 사이에 어떤 관계가 있나요?

감사합니다

 

[willyboy19]

위의 PFD 때 주파수의 PLL의 루프 대역폭 다른 접근 방식 도우미,로 표시, PFD 아니라 더이상 전통적인 선형 연속 시간 모델의 간단한 게인 블록으로 처리 될 수있습니다 : 당신이 시간을 고려가 필요 PFD 이 시간 이후로 꽤 시간 상수에 가까운 단계에서 검색을 수행할 필요가 ()의 PLL 루프의 루프 대역폭 즉 반비례.

간단히 말하면, 종래의 지혜를 말하기 / 모델 사실 일체의 PLL의 안정성을 더 잡아하지 않을 위험이있을 것입니다.

 

[greenfrog]

그래, 난이 말이 생각한다.이 경우 왜냐면
실제로 일부 방정식에 지연을 추가해야 PFD.

일반적으로 선형 모델에서는, 우리는 일반적으로 가정이
의견을 매우 작은 즉석에서 일어나는
어떤 지연 효과를 무시합니다.이 가설이 사실이 잡아
라플라스 때 모델을 사용하는 이유는 무엇
모델링 실제로는 작은 소동을하는 것입니다
시스템, 예를 들어, samll 단계를 입력.

그건 내가 이해입니다.하지만 만약 PFD 동작 속도
비교적을 accumption "인스턴트"사실이 개최되지 않습니다.

그래서 geneal 수식 개최를 생각하고 갔더니
시스템이 비교적 느린 변화입니다
패션 귀하의 PFD와 비교.그것을 의미
꽤 narrom 대역폭, 또는, 다양한입니다
큰 시간 상수.

qslazio 썼습니다 :

몇 가지 서류를 읽었습니다.

그들은 PLL을 때, 업데이트 빈도 PFD 루프 대역폭과 비교에서 피드백 루프를 주위에 과도한 지연 위상 변화를 소개했다.

난 이해할 수없습니다.
아무도 내게 그것을 설명할 수 있을까요?

감사합니다
올린날짜 2 분 후 :
무슨 뜻입니다 :

1) 무슨 뜻인지 지연이 무엇입니까?
무슨 결정?

2) PFD 샘플 효과와 어떤 관계입니까?감사합니다