설계"곱셈기?

[samiksha]

안녕
만약 내가 bit_vector, 정수에 대한 곱셈 연산자를 지원하는 언어 Verilog 물어보고 싶어요.다음엔 이런식으로 (부스, 브라운, 월러스 dadda) 배율의 새로운 아키텍처를 만드는 재미입니다.

 

[Guest]

[No message]

 

[echo47]

내가 bit_vector 무엇인지 잘 모르겠지만, 확실히 Verilog '*'연산자를 편리하게 번식하고있다.그것은 합성 도구를 최선을 대상 장치에 대한 배율을 택한에 의해 우리의 삶을 단순화한다.다시 관심이없습니다 - 곱셈기를 발명 해!또한, 현대 FPGA를 내장 배율 블록에서 훨씬 더 큰 배율 로직 패브릭에서 구현하는 것보다 효율적입니다.

물론, 귀하의 직업은 다른 문제의 새로운 개선 배율 블록, 그리고 디자인.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[kalyansrinivas]

U 배율을 비교 FPGA의 배율과 (LUT 기반) implemeted있습니다. 당신은 차이를 발견할 것이다.(면적, 속도 등)