설계"결함에

[OvErFlO]

나는 지금 내가 DAC는, DAC는 나누는 가장자리에 일련 datas 확보와 난 결함이 관찰 상승 에지에서 직렬 데이터 컨트롤러에서 (sdata) trasmit 20 MHz 클럭을위한 (sclk) DAC는 드라이브를 생성하는 자일링스의 FPGA가 (내가 ModelSim 시뮬레이션에 대한 참조) 질문 :

만약 내가 증가 가장자리에 결함이 나타납니다, 그것은 떨어지고 가장자리에 내 신호를 식별하거나 VIL VOH를 얻을 수있는 가능성이 0 또는 1???

왜 이걸 방지하려면 어떻게해야합니까?

감사합니다

 

[Iouri]

당신은 ""실제 하드웨어에 결함이 보았 을까?

 

[Guest]

[No message]

 

[Guest]

안녕,

먼저 제나라와 와트 내가 답장을지는 확실하지 오전 undersatood.

따라서 결함 때 경쟁 조건이나 왜곡 일이지만, 친구 결함에 대한 회로를 실행할 수 있으며 metasatble 상태를 탈 .. 그것을 취할 수

하면 불러 prob의 루트 또는 .. 시도 설명 좀 그렇게 도움이 될 것이라고

안부

 

[tkbits]

만약 클럭 신호를, 그만큼 여분의, 불필요한 시계 기간을 만들 수있는 결함 해롭습니다.

만약 "데이터"신호의 경우 촬영 후 클럭 에지가 발생하면 그것을 무시되며, 그 정도로 오래 옆에있는 캡처하기 전에 클럭 에지 (만족 설치 시간) 안정적입니다.