설계의 운영 주파수를 결정하는 방법?

[imbichie]

안녕 모두, FPGA 설계의 경우 RTL 코드 작성시, 무슨 근거로 우리는 최대 동작 주파수를 계산 ...? 우리가 디자인이 원하는 주파수까지 동작하는지 확인하는 방법 합성과 임계 경로 분석, 받아야한다는 ..? 예를 들어 처음에 나는 어떻게 그것이 합성 프로세스에 가기 전에, 100 MHz로 작동하도록 할 수 있습니다 다음, 100 MHz의와 동일한 디자인을 잘되게하고 싶어 지금은 후, 40 MHz의의 운영 주파수를 작동하는 것입니다 디자인되어 있습니다. ..?

 

[kingslayer]

이게 정말 가능하다고 생각합니까?? 어떻게 도구는 합성을 거치지 않고 임계 경로를 알고 있을까? 당신이 네트리스트 낳고 나면 임계 경로 계산 후 계산되는 최대 주파수, 즉. 좀 다시 주석 반복합니까 않는 한 소스 코드 수준에서 어떻게 이런 정보가 없지만,이 경우에는 여러분이 이미 합성을 통해 갔다는 것을 의미합니다. 건배

 

[imbichie]

안녕하세요 kingslayer는 회신에 감사드립니다 ... 40 MHz의 주파수에서 작동하고, 우리가 지금, 100 MHz의에 디자인을 작동하기 위해 그 상황에서 우리는 100 MHz의에 대한 제약 조건을 만들어야 및 합성을 위해 이동해야하는 디자인이있다면. 그때만이 우리가한다 작품 말거나, 우리는 캔트가 시뮬레이션을하는 동안 그것을 결정하는 결정을 할 수 ... 제말이 맞죠 ...?

 

[kingslayer]

imbichie 시여, 당신은 정확합니다. 사실, 합성은 타이밍 위주의 과정이기 때문에, 최적화 및 레지스터의 구조 조정과는 전혀 염두에 타이밍 최적화를 통해 이루어집니다. 시뮬레이션을하는 동안 당신은 모델로 회로의 전용 기능을 확인하십시오. 미소를 : 그러나 내가 틀려면 더 많은 경험을 가진 사람이 날 수정하시기 바랍니다 건배

 

[imbichie]

안녕하세요 kingslayer는 회신에 감사드립니다 ... 예 RTL 시뮬레이션을하는 동안 우리가 수행하는 어떠한 타이밍 분석은 없습니다. 그러나 RTL 코딩을하는 동안 우리는 지연는 각 경로의 조합 지연을 의미받을 수 ...? 의미 우리는 게이트 수준의 분석에서 RTL 코드를 변환하고 우리는 각 게이트의 지연 시간을 알고 있는지 계산 게이트 단계는, 그때, 그때 우리가 해당 경로에서 제공하는 최대의 지연을 계산할 수있다는 뜻으로 긴 경로를 찾는 의한 것은 조합 지연을 그리고 우리는 특정 경로의 조합 지연을 얻을 수 ...? 그것은 가능한가요 ..?

 

[kingslayer]

이것은 어디에서 게이트 수준의 경로를 구합니까, 그렇지 않으면 합성 후 사용할 수 있습니까?? 당신이 무슨 말을하는 절차, 경로 지연을 형성 게이트 수준의 지연 합계를 즉, 합성 도구는 무엇을 것입니다 : 윙크 : 이것은 의미 : 당신이 필요 합성 해. 건배

 

[imbichie]

안녕하세요 kingslayer는 회신에 감사드립니다 ... 우리는 수동으로 조합 경로의 게이트 수준 모델을 만들고 위의 분석이 우리의 자아를 만들 수 ...? 있을 경우처럼 "는 AND"그러면 우리는 AND 게이트와 다 넣을 수 ... 그게 가능한가요 ...?

 

[kingslayer]

imbichie 안녕하세요, 음, 당신은 확실히 당신이 필요로 어떤 분석을 할 수 손으로 게이트 수준 모델을 만들 수 있는지. 여러분이 실현하고자하는 함수의 진리의 테이블이있는 경우 예를 들어, 처음에는 고전적인 디지털 디자인 방법론을 사용하여 네트워크 합성을 수행할 수 있습니다. 그러나, 나는 말할 것입니다 그 단 몇 조합 수준 veeeeeery 간단한 회로에 대해이에서만 작동합니다! 그러나이 경우에 당신은 자동으로 도구의 장점을 잃게됩니다 : 복잡성, 비용 (시간), 정확성 (당신이 또한 "별로 손을 방식"이 유효한지 확인해야합니다), 재현성 결과를 ... 당신의 디자인에 대해 무엇을 물어 봐도 될까요? 그리고 왜 합성을 그렇게 두려워하는 거지? : 미소 : 건배

 

[imbichie]

안녕하세요 kingslayer는 회신에 감사드립니다 ... 사실이 질문은 내가 없잖 그것을 답변을 그 당시, 나에게 면접관들이 질문을 받았다. 또한 그들은 자신을 코딩 RTL 레벨 동안 합성 이동하기 전에 의미는 가능한다고 하셨는데 그래서 내가 여기에 질문을 게시하고 가능성을 논의할 이유는 .. 어쨌든 다시 회신 및 유용한 정보를 제공하고 나와 함께 가지 논의를위한 감사 감사 ...

 

[mrflibble]

당신은 로직 레벨의 최대 수를 위해 디자인을 시도할 수 있습니다. 당신이 오직 1 개 또는 2 개 로직 레벨 최대 말을하고 라우팅 거리가 너무 큰 ==> 아주 좋은 타이밍이되지 않도록 할 수 있도록 디자인할 수있다면 그것입니다. 그러므로 너희들은 최대 로직 레벨을 추측하고, 위치를 추측하고 최대 지연을 추측하여 대략적인 견적을 얻을 수 ... 그러나 실제로 그것은 당신이 요구 사항을 맞추 설계에서 추측 할 곳을 과정을 반복하고 합성 통해 연결되기 위해 바인딩됩니다. 아니면 당신은 이미 유사한 FPGA에서 유사한 모듈에 약간의 경험이 다음 사용 출발점으로서니다. 하지만 당신이 전에 만든 적이 무언가에 대한 모든 대형 모듈 ... 내가 생각할 수있는 모든 그냥 당신이 확인한 후 요구 사항을 주어진 생각할 수만큼 잘 만들 수 있습니다. : P는하지만, 예, 사소한 디자인에 꽤 많은 도구가 최대 주파수 측면에서 뱉어하려는 것을 예측할 수 있습니다. 나는 사소한로, 정말 하찮은 의미. : P는 즉시 모듈이 약간 큰되는대로 도구로 하루를 망칠 마련하려고하는 건지 알 수가 없다 [전]이 시간 [/I]. 나는 XST, 당신을 찾고 있어요! @ _ @