설계에 케이던스의 PLL 정보>?

[cmosbjt]

안녕하세요,

누구나 케이던스 말 내게 PLL을 사용하여 디자인 흐름을?(이 주파수는 10MHz 약) 시뮬레이션을 해 당신은 과도에만 사용할 수 있습니까?내가 생각하는 진짜 회로와 VHDL 그럴 시작 (과 시스템 시뮬레이션을 사용하여 동작 모델을 Verilog 또는 블록을 교체 후 이상),.하지만 의지가 너무 오래 걸릴 시뮬레이션?무엇 케이던스는 실질에 PLL을 설계하는 방법은?

감사

 

[Chethan]

cmosbjt 작성 :

안녕하세요,줄 사람이 내게 PLL을 설계 흐름을 케이던스를 사용하여 말해?
(이 주파수는 약 10MHz입니다) 당신은 단지 일시적인 시뮬레이션을 사용하고 계십니까?
난 시스템 시뮬레이션 행동 모델 (VHDL 또는 Verilog)를 사용하여, 다음 실제 회로와 이상적인 블록을 교체하기 시작합니다 생각합니다.
하지만 너무 오래 걸릴 것입니다 시뮬레이션?
무엇 실용적인 방법으로 케이던스에 PLL을 설계하는 것입니다?감사

 

[Guest]

[No message]

 

[floatice]

PLL은 시스템 시뮬레이션이 책의 도구의 BEST 같은 도구를 사용하는 일부 특수 수 있습니다.

 

[khouly]

억양의 spectreRF 다른 정기 stedy 상태 및 PSS에 많은의 RF 시뮬레이션 engins 좋아하는데, 이러한 시뮬레이션에 사용되는 PLL을 할 수

@ DS는 복조했습니다 변조 및 시뮬레이션에 사용되는 시뮬레이션 도메인 frequncy의 domian의도 시간이 몇 가지 시뮬레이션 엔진을 사용 할 수 hybird됩니다 시뮬레이션 같은 회로 봉투의

ELDORF는 ment0r 또한 회로 PLL은있다 SST를, 및 VCO를 MODSST 시뮬레이션 기반 simlation에서 유용 버전 고조파 균형 기술의

마지막으로 HSPICE RF도 사용할 수 있습니다

하지만 디자인은 대부분의 시뮬레이션 tarnsient해야과 함께 시뮬레이션

그리고 donot은 시뮬레이션의 PLL의 하시다면 잊지 가야 실행하는 데 좋은 기계를 설계, 일부 본 내가 가진 "일"그럴 줄 알았다고 PLL을 받아 4에 대한 3<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="매우 행복" border="0" />도움이 소원이

khouly

 

[Guest]

안녕
디자인면 빌리는 당신은 아키텍처를 가지고 대해 당신은 트랜지스터에 변화가 필요 도서관의 당신의 사양과 모델 수준의 사양에서 즉, 처음으로 얼어 사양 할 수있는 다음 변환 회로에 사양 시스템 수준.이것은 시뮬레이션을위한 것입니다.
내가 해달라고 큰 필요에 무슨 거래가 생각하는가.해야하는 경우 회로 구조가 작동 후.이 모든 사양을 충족하기 위해 MOSFET을 달려면 너희들 크기 잘하는 방법에 대한.
지금 당신이 사용 될 필요는 PLL은 당신의 일에 대한 결정합니다.즉, 클럭 합성,의 FM은 VCO를 demod (경우에이 될거 RF 및 대한 고리 발진기 셀 배고파 지연 따라서 필요합니다 현재 단지와 제조 인덕터) 또 할 수의 사용을.
그러면 레이아웃에 갈 수있다.

 

[jcpu]

안녕하세요

PLL을 위해 10MHz (고정 주파수), 우리는 필요

(1) 시스템 계산 : 회로 샐비어 같은 MATLAB / NS PLL을 도구 / ...
대역폭을하고 있는지 루프, 충전 전류 펌프, 튜닝 감도,
위치 늘어선 - 바로 다.

(2) PLL을 구현 블록 게이트 레벨, HSPICE로 ...에 따라.
몇 가지 문제가 조심 항목 :
매개 변수를 *** 온도 프로세스 루프 변경할 수있는 코너
너무 디자인주기는 일반적으로부터 반복 (1) 다시.
PLL은 매개 변수 변경하는 루프와 관련없는 아주 용서 ...
***이 될 또는 vcc 노이즈로부터 PSRR 아주 인식의 GND
따라서 피 & R은 언제나 중요합니다.

(3) - SIM을 수있는 여유가 하나의 전형적인 게시 .... 그들은 종종 몇 일 소요.

, 행운을 빌어요

 

[mircea]

RF PLL은 당신의 확신 수 싶으면 당신이 유령에 자네가 analises의 대부분을해야 할 :
PSS에, pnoise, SP에, qpnoise이 ()은보다 빠른 pnoise 표준 전체 : 맥 직류,

 

[darkk]

thingk 체계적으로 줄여 나가게에 대한 시뮬레이션을위한 수준 (내 말은, 그렇게 당신이 필요합니다.) 당신이 아닌 다른 도구를 갈 수있는 몇 가지에 케이던스이야.정확하게 기억이 나질 않아요,하지만 장소 바로 MIT의 키워드와 함께 할 수처럼 구글을 "가야 PLL을 도구".

 

[mostafa]

체계
다음 사양을 확인하여
블록 후 각각의 배선 모델을위한 그하다
과) (배선 블록 실행하는 시스템을 잘 한 기타 (veriloga 먼저) (설계도) 대신 다른 블록을하면 괜찮지 넣어 블록 등의 시스템을 모든 때까지 수표올린날짜 분 후에 2 :시스템 블록에서 ech 모델을위한 veriloga를하다
다음 사양을 확인하여
블록 후 각각의 배선 모델을위한 그하다
과) (배선 블록 실행하는 시스템을 잘 한 기타 (veriloga 먼저) (설계도) 대신 다른 블록을하면 괜찮지 넣어 블록 등의 시스템을 모든 때까지 수표

 

[bluestatic]

PLL을 설계 종지는 좋은 AMS 흐름을 같이 혼합 연습 경우, 당신은 시간을 시뮬레이션하기 위해 수도 - 구분선과 함께 Verilog 의견을 당신에게 원하는 모델

 

[jcpu]

mircea가 siad
인용구 :

당신의 PLL을 확신되고 싶으면 당신이 유령 RF에서 analises의 대부분을합니다 :

PSS에, pnoise, SP에, qpnoise은 (pnoise보다 빠르게)입니다 모든 표준 :, 교류 직류