설계를

[PerfecTV]

일반적으로, 우리는 다시 '의 두 종류가 사용할 수있습니다.
하나입니다 syncronous 재설정됩니다.
또 asyncronous 재설정됩니다.
이 재설정에 대한 근본적인 질문이있습니다.

어떤 두 가지 유형의 '리셋의 목적은 무엇인가?
우리 HDL을 동기화 재설정을 채택해야합니까?
우리 HDL을 위해 비동기 리셋을 사용해야합니까?
왜 리셋의 두 가지 유형이 존재합니까?

내가 '여부를 시계'그 두 리셋하거나하지에 영향을 미치는 대답을 기대하지 않습니다.

내가하면 불러 대답을 합리적으로 그것을 감사합니다.

 

[Guest]

[No message]

 

[vahidkh6222]

당신 같은 질문 왜 흰색에서 다른과 "아무 색상 PLZ라고 말하는 검은!"그것은 합리적이지 않아요!
......
예를 들어, 현재 실행 재설정 미완성 상태에있을 수 있도록해도 돼요.후에 그것을 누른 RESET의 동기 자체의 상태에 도달 넘쳐 "핀 일부"오버플로를 활성화하려면 정기적으로 카운터합니다.만약 당신이 재설정 "오버플로"회로의 다른 부분에 .... 사용에 대한 자료를 확신할 수 없었죠 비동기했다
또는 당신은 몇 가지 중요한 전체 시스템의 everythimg 및 리셋 한 때 시계를 그것의 합리적인 의미를 찾을 응용 프로그램에 간다 ....에서 재정의해야합니다 (일부 마스터 리셋) 인터럽트있다.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[Iouri]

상황을 가정합니다 : 난 10000 비트 카운터 1Hz 입력 클럭과 비동기 리셋이없습니다.얼마 전, 카운터 롤백하기 전에 .... 이상 기다려야한다아니면 내가 어떻게 그들에 전원없이도 비동기 리셋 syncronoze 수있는 몇 가지 VHDL 프로세스가 있나요??

 

[Pld4me]

(복사된)

재설정 및 안전 행동이 실패 :
응용 프로그램에 따라 여러 종류의 재설정 또는 제공되지 않을 수도있습니다.여기있습니다
그리고 비동기 리셋 동기가, 거기 수있다는 단 하나, 아니면 아무것도있을 수있습니다.
어떤 경우에 따라 두 가지 중 하나 할 수 있어야합니다 안전 문제를, 실패할 수 있도록
리셋 유형 :
비동기 리셋을 사용합니다.이것은 항상 알려진 상태로 초기화됩니다 FSM 보장
최초의 시계를 전환하기 전에 정상적인 작업을 개시하기 전에.이있다
사용하지 않은 현재의 상태를 해독할 필요가없습니다에 의해 다음 상태 로직을 최소화의 이점
값.
아무 재설정하거나 동기를 재설정과 함께.비동기 리셋하면 사용할 수있다, 저기있다
초기 상태의 가치를 예측하는 방법이 때 IC에서 전원 비치 샌들 등록할 수있습니다.
최악의 시나리오에서는, 최대 전력 수있는 암호없는 메세지 상태에 갇혀됩니다.따라서,
모든 2N 이진 값을 다음 상태 로직 해독해야 여부를 국가의 일환을 이루다
시스템이나하지.

이, 호프 데 도움이

Pld4me

 

[mami_hacky]

잘

FPGA 설계 통찰력과 함께

무엇보다도, 당신은 리셋 신호가 전혀 필요 없어
(그거 참 웃기 더라?)

음, 그래, 모든 FPGA를 안으로 플립 퍼의 초기 상태를 가지고,이 초기 상태로 설정 비트 파일에서 자일링스, 당신은 단순히 각의 초기 상태를 나타내기 위해 제약 조건 편집기를 사용할 수 dev에 도구를 표시할 수 중요한 레지스터를 명시적으로.그래서 비록 당신이 디자인에 리셋 입력 포트에 넣어, 당신은 전혀 사용하지 않는 것입니다

어떤 방법으로 그들이 두 가지 옵션을 재설정에 해당하는 것이라고, 당신의 FPGA 설계에 대한 경로는 일반적으로 false로 재설정 경로로,이 경로에 대한 타이밍이 전혀 중요하지 않다는 뜻이다.재설정 기간은 언제나 오래 일부 번째 근처에, 그래서이 기간 동안 모든 플립 퍼 그들의 초기 상태로 리셋하면 (동기화 또는 비동기)를 사용하는의 종류에도 불구하고 갈 것입니다

일반적으로, 제 생각에는 리셋 이러한 두 종류 사이에 차이가있습니다.그러나, 나는 그 합성 도구의 행동이 너무이 경우 중요한 참고해야합니다.

내가 기억하는 오래 전, 우리는 비동기 리셋을 사용하므로 Synplify sythesis 도구 그게 플립 퍼의 다른 정상적인 논리에서 테이블을 사용하여 재설정을 구현 보이는 것이 Synplify 리셋 입력을 사용해야 이해했다.그래서 여기에 코딩 스타일 (ro 동기화 비동기 리셋) 로직 리소스 사용량의 금액 및 회로의 성능에 영향을 볼 수

아시는 바와 같이, 플립 퍼 시간과 설치 시간을 사양을 잡고있다.이는 플립 플롭 입력 신호를, 그렇지 않으면 플립 플롭 불안정하게 갈 수있는 이러한 사양을 준수해야합니다.그래서 일반적으로 그것이 우리에 대한 동기를 재설정,하지만, 리셋 신호는 원래 자연을 사용하는 더 나은 것 같다 비동기, 사용자가 버튼을 못살게 굴지 재설정, 사용자가 내부 클럭 펄스에서 아무것도 모르는 우리가 생성됩니다 회로, 그래서 당신은 당신의 시계가 도메인에 귀하의 회로 입구 incomming 리셋 신호를 동기화해야합니다.그리고 당신은 회로의 나머지 부분에서이 동기화 리셋 신호를 사용합니다.(

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />

개인적으로 난 본 적이 있지만 가장 안전한 방법이있을 것 같다)

 

[optor]

순차 회로의 초기 상태를 입력하려면 재설정 신호가 필요합니다.
반면 asyn - 아니 재설정 Syn - 리셋 신호는 항상 시계의 가장자리에 샘플입니다.
난 온라인 문서에서 Synopsys의 생각과 같은 문제를 논의, 당신은 그것을 참조할 수있습니다.

 

[xuzaiwang]

재설정하는 경우 신호 잡음,가 SYN - 다시 사용하는 좋은 안티 - 노이즈 생각입니다.

 

[choonlle]

자일링스의 경우 장치를 사용하는 우리는 항상 동기식 리셋을 사용해야합니다.이것은 확인하는 것이 중요합니다 디자인 최고의 성능을 달성하십시오.비동기 리셋을 사용하는 경우, 그것을 한국 P & 연구 라우팅하도록 하드가 발생할 수있습니다.이것은 고속 설계를위한 안됩니다.비동기 리셋 저속 설계 aysnchronous 경우에만 재설정을 사용하려면 사용해야합니다.명심하면 비동기 리셋 높은 낮은 클럭의 가장자리로부터 긍정적인 전환되면 몇 가지 문제가있을 수있습니다.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />내 충고를 재설정 동기식 고속 성능 디자인 최고입니다.
자일링스하시기 바랍니다 백서 고속 설계를 참조하십시오.감사합니다.

 

[Alkakkali]

안녕하세요 ..,

syncronous 재설정 시계와 함께,하지만 syncronized 있고 예를 들어, asyncroous 재설정이 필요 할 때 전체 시스템에 외부 재설정이 필요합니다 :
하나는 실질적인 예를 들어 복사기 같은 기계가 하나 소리지르 재설정 버튼을 클릭하거나 메인 전원에 의해 reseted해야합니다.또한 컴퓨터가 응답하면,이 asyncronous를 재설 정할 필요가있다.

일반적으로 당신이 입력의 두 가지 유형의 syncronous 및 Asyncronous (기계 장치와 함께 다루고있는 디지털 디자인)에 입력 이러한 유형의 생성

나는 당신의 질문에 대답 희망, 난 그것에 대해 의견을 드릴 것입니다 그리고 만약 당신이 다른 의견이 있으면 알려주시기 바랍니다.

라샤드

 

[boardlanguage]

좋아, 그래서 아직도 사실인가요?

만약 내가 필요 없어 빠른 성능, 하드웨어를 줄이고 자원을 사용하여 비동기 리셋됩니다 (특별 비동기 리셋 경로) 때문에?

모든 FPGA는 특별한 비동기 리셋 하드웨어를 가지고 있나요?아니면 그냥 알테라 / 자일링스?