사우스 캐롤라이나 회로와 함께> 문제 및 그것은 ADC가 파이프라인의 opamp에 대한

[mohsen2010]

안녕 모두

내가하고위한 파이프라인 ADC를 설계해야 설계된 완전 차동 opamp 함께 UGB = 680MHz, 직류 이득 = 67dB, 오후 = 61 deg, 입력 공통 모드 전압 = 0.75v하지만 출력이 일반적인이. 0.5v 모드 전압 = opamp가있다 MDAC를 사용합니다.신호 CM은 0.5 볼트이고 또한

문제는 작품이되지 않습니다 opamp가!난하지만 4 률을 충전하려고 테스트 안에 그것을 간단한 샘플링과 회로 샤 - 재배포 MHz의 두 출력의 위상 있습니다 보류 항상 포화 상태에 따라서 차등 출력은 0이다.

전 전압을 알고 그 이론 CR의 opamp는 송출 출력과 입력은 SHA 동등하지 않는이 필요합니다.그럼 문제가?

제가 질문이 또 얼마나 inCM 및 outCM 다른 그러한 opamp는 2의 게인을 사용하는 의견에 저항 얻을 수있는 예제에 대한 루프?

게시물 오래 실례합니다.
도움 주셔서 감사를

 

[steadymind]

난 .. 생각 설정 testbench에 하시다면 저기 역시 뭔가를해야만 잘못앰프의 하시다면 연산 대신 모델을 Verilog 만드는 이상 opamp의 ...그리고 확실하게 연결되고있는 동안 하시다면 샘플링 위상을 앰프가 - op의 각각의 송출이야.

내가 생각 해달라고 송출 출력 및 다른 입력 u는 연결할 수있는 저항의 의견을.

 

[mohsen2010]

생각하기 전에 감사를 귀하의 테스트 나있다.샤 opamp 이상 제대로 작동합니다.올린날짜 분 후 1 시간 44 :문제를 해결할 수있는 사람이하는 방법에 도움이 나한테 그래?내가 정말 무엇을 어떻게 모를 수 있을까?

 

[Guest]

[No message]

 

[jennisjose]

왜 그림 8.13를 할 345 디자인 켄 마틴 페이지 회로 안 통합 보류 디자인 샘플과 아날로그 회로를 함께 주어진 디자인.

너무 다른 샘플 및 보류는 회로.