빨리감기 / 물고 트리밍

[altair_06]

안녕,

난 내 module.Can 때 그 누구도 날과 같은 경고가에 대한 이유를 다음과 같은 경고가 어떻게 그것을하지 않도록 할 합성할.

빨리감기 / 물고 <bit_count_reg_0> init을 값 ()없이 블록에 0의 지속적인 가치가
다른 빨리감기로 인해 / 물고 트리밍,
빨리감기 / 물고 <bit_count_reg_1> (없이 init을 값) 블록에 0의 지속적인 가치가
다른 빨리감기로 인해 / 물고 트리밍,
빨리감기 / 물고 <bit_count_reg_2> (없이 init을 값) 블록에 0의 지속적인 가치가

 

[echo47]

그 메시지는 자일링스의 ISE 합성 XST 보고서에서 온다.그것은 두 개의 레지스터 비트 0은 영원히 될 말씀입니다.만약 당신이 어떤 의도가 있는지 확인하여 설계해야한다.

그것이 대답 기록과 비슷합니다 :
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=18397

이 Verilog 예를 '셀'의 두 낮은 비트에 해당되는 유사한 경고를 생성합니다 :
코드 :

모듈 가기 (CLK, 셀);

입력 CLK;

출력 reg [7시] 카운트 = 0;항상 (posedge CLK) 시작 @

카운트 <= 계산 4;

끝

endmodule