-"분할 5 카운터 설계

[Amira]

안녕하세요,

난 5 카운터에 의해 나누어 설계해야합니다.내 질문에, 만약 내가 그 분할된다 5 카운터 3 단계 리플 카운터 설계 무엇입니까?

감사합니다
Amira에 의해 28 2006 16시 27분 9월에 편집한 마지막으로, 1 시간을 편집한 총

 

[Iouri]

아니오.당신은 상태 머신에 대한 생각도 염두에 적어도 두 개의 프로세서와 두 번째 프로세스가 필요합니다 계속해야 할 수도있습니다 시계의 가장자리에 부정적인 활성화할 필요가 ()는 첫 번째 프로세스되면 clokc의 상승 에지에서 활성화된 가정--- 부족

 

[Amira]

귀하의 reply.What에 대한 감사 2 공정에 의해 의미합니까?2 filp 슬리퍼?얼마나 많은 플립 퍼 내가 분할을위한 5 필요합니까?2 또는 3?

아무도 내게주지 일부에서 내가 어디 5 카운터에 의해 분할의 아이디어를 얻을 것이다 링크가시기 바랍니다.전 개념을 새로해야합니다.

제발 도와주세요.

 

[ankit12345]

저기 r에 대해 6 솔루션은 제가 오랫동안 다시 이런 종류의 확인 ckt.We 2 prosess 및 design.we CLK의 상태 및 30주기 process.Propagate 파생 CLK ... 등을 사용할 수있습니다 nagative 및 positve 가장자리를 사용할 수있습니다 파생된

 

[Amira]

안녕하세요 ankit12345,

그 누구도 날 5 카운터에 의해 분할에 대한 schemetic주지 마세요 filp 슬리퍼를 사용하여주십시오 수있습니다.제발 도와주세요.정말 개념을 먼저 이해해야합니다.

감사합니다

 

[keano]

안녕,

무슨 "나누기 5 카운터"뭐야?그것을 분배인가?
제발 자사의 행동을 설명합니다.

감사합니다

 

[mpkp123]

그것은 5 클럭 deviding을 의미합니다.
글쎄 그것은 단순한 3 플립 퍼 circuitary 또한 다른 어떤 부정적인 위상 또한 이동하는 데 필요한 사용하여 설계하는 것은 불가능합니다.

 

[s0shinde]

안녕하세요 Almira,
내가 Word 문서 5 카운터 설계에 의해 나누어 설명 붙어있다.더 많은 clearity 들어, 당신은 또한 링크를 참조할 수있습니다 :

http://www.ece.stevens-tech.edu/ ~ bmcnair/SwTh-Sum04/quiz4-with-answers.pdf # 검색 = % 22divide % 20by % 2백5퍼센트 20counter % 22

 

[Guest]

미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[nand_gates]

여기에 5를 사용하여 분할 t_ffs하여 코드를 간다.
희망이있습니다!

코드 :

모듈 div5 (

/ / 출력

clk_by_5,

/ / 입력

CLK, reset_n

);

입력 CLK;

입력 reset_n;

출력 clk_by_5;

와이어 q0, 1 분기, 분기, q_n0, q_n1, q_n2;

와이어 t0 = q_n2;

와이어 t1에 = q0;

와이어 t2가 = (q0 & 질문) | 질문;clk_by_5 = 1 분기 할당;

t_ff t_ff0 (CLK, reset_n, t0, q0, q_n0);

t_ff t_ff1 (CLK, reset_n, t1에, 분기, q_n1);

t_ff t_ff2 (CLK, reset_n, T2는, 분기, q_n2);endmodule모듈 t_ff (CLK, reset_n있어, T, q를, q_n);

입력 CLK, reset_n있어, T;

출력 q를, q_n;

reg q를, q_n;(posedge CLK 또는 negedge reset_n)은 항상 @ 시작

만약 (! reset_n) 시작

q를 "= 0;

q_n "= 1;

결국 다른 시작

면 (T)를 시작합니다

q를 "= ~ q를;

q_n "= ~ q_n;

끝

끝

끝

endmodule

 

[nand_gates]

여기에 간단한 Testbench갑니다.

코드 :

모듈 테스트 ();

reg CLK;

reg reset_n;

와이어 clk_by_5;div5 div5 (

/ / 출력

. clk_by_5 (clk_by_5)

/ / 입력

. CLK (CLK)

. reset_n (reset_n));

초기 시작

$ 모니터 ($ 시간, "CLK = % b reset_n = % b clk_by_5 = % b 개수 = % d 개", CLK, reset_n, clk_by_5, (div5.q2, div5.q1, div5.q0));

$ DumpFile을 ( "") wave.vcd;

$ dumpvars ();

/ / $ shm_open ( ". / 파형");

/ / $ shm_probe (테스트, "있는 그대로");

CLK = 0; reset_n = 0;

# 33 reset_n = 1;

# 1000 $ 마무리;

끝

항상 # 5 CLK = ~ CLK;

endmodule