변속기 사이에 2 클럭> FPGA를

[flyjuju2]

안녕하세요 여러분!

평상시 많은 (FPGA를 가지고 연결 즉, 프로젝트를 실현하는 알테라 에이 20KE) 칩으로 네트워크 - 온 -.문제는 내가 가진 가장 큰입니다 1ppm -의 정밀도의 주파수를 가지고 33.333MHz합니다.

그래서, 내가 FPGA를 보내 정보를 (직렬 사이에) 2 전, 2 보드의 클럭의 동기화에 대해서 전혀 보증을 가지고 있고 그래서 읽습의 데이터 제 2 FPGA가.주요 아이디어는 라인입니다 데이터 말을 그렇게하는 전파 시계를 1에서 모든 FPGA를 다른 사람을 통해 즉, 유일한 와이어.이를 위해, 나는 생각 PLL을 사용하여 인코딩에 대해 맨체스터합니다.

문제는 주파수가 그 꼭대기에에서 사용 가능한 유일한 PLL은 클럭 그냥 구구단 / inital 부문의 즉, "이사회는"altclklock가.

제 질문은 다음이다 :
- VHDL는 어떤에 PLL을 만들려면 "진짜"디지털 방식으로?
- 시계는 거기에 다른 직렬로 전송하는 방법으로?

Thansk 도와 줘서 많이!

 

[Guest]

[No message]

 

[chaiyuliang]

당신은 당신의 FPGA를 줄 보드에있는 모든 사람에게 시계를 제공하는 클럭 버퍼를 더 사용할 수 있습니다.

 

[SP]

두 개의 보드를 연결 사이에 얼마입니까? ...

오래 아니라면 그것은 ...내가 생각하는 일반적인 와이어 wouldnt의 버 prob ...그래도 난 잘모르겠어요 ...

과 VHDL에 PLL은? ...PLL은 물건이다 아날로그 ...tht 내가 어떻게 해달라고 생각 FPGA가 하시다면 ...(하지만 내부 꼭대기, 저기)입니다 PLL을 기능 tht의 분리 온천 n을 곱하면 수 CLK를

목적지 것입니다과 소스 사이의 클럭 버퍼가 원인이 일정한 지연 시간을 ...?더 나은 그냥 철사를 사용하여 ...

, 안부
SP에