D
davorin
Guest
벤치마킹에 대한 타겟있다면 그것은 칩 또는 VHDL 소스에서 어떻게 내가 말할 수 있습니까?
엄마 (에서) rtus
날 수 :
"오류 : 디자인 벤치마킹 모드에서 합성했다. 아니 프로그래밍 파일이 생성됩니다."
그리고 ""내게 도움이 안된다 (O를 도와;
"액션 : 프로그래밍을하기 위해서는 파일을
생성하기 위해, 당신은 그 분석
및 합성을 성공적으로 수행할 수있는 디자인을 수정해야합니다. 이전 합성 메시지에 대한 추가 정보를 참조하십시오."그럼 어떻게 수정을?(O를;
엄마 (에서) rtus
날 수 :
"오류 : 디자인 벤치마킹 모드에서 합성했다. 아니 프로그래밍 파일이 생성됩니다."
그리고 ""내게 도움이 안된다 (O를 도와;
"액션 : 프로그래밍을하기 위해서는 파일을
생성하기 위해, 당신은 그 분석
및 합성을 성공적으로 수행할 수있는 디자인을 수정해야합니다. 이전 합성 메시지에 대한 추가 정보를 참조하십시오."그럼 어떻게 수정을?(O를;