배치되어 배율기 및 Divider

[suru]

표현하는 방법은 다음
시간을 얻기 위해서
CLK1 = 4 타임스 CLK (시계 장인)그리고 CLK2 = 1 / 4 회 석사 시계

 

[sree205]

1 / 마스터 클럭, 최저점의 시계를 두 번 (2 사분기 <= 1 분기) 즉, (1 분기 <= CLK)의 4 배, 작동합니다.

 

[nxtech]

만약 당신이 항상 노력은
해 볼 수 덧붙였다 클럭 지터와
함께 살 수있는 기능을 내장 / 당신은 자일링스 부분에있어 DCM .. 즉, 사용하는 장치의 기능을합니다.

이메일

 

[Guest]

1의 클럭 / 4는 원래의 주파수의, 그냥 원래 클럭의 클럭 사이클마다
4 건의 및 클럭의 1 펄스를 생성하는 회로 .... 시계는 구분선을 ...

곱셈에 대한, 저기 .... 시계 VHDL에 배율을 설계하는 그래서 당신이 PLL을하거나있어 DCM (디지털 시계 관리자) ...
당신의 보드에 따라 사용해야
할 겁니다 방법은없습니다 ...

 

[Iouri]

사용되는 PLL, PLL을 출력하기 때문에 글로벌 클럭 라우팅에 연결되어있습니다.카운터 시계 시계 때 대부분의 FPGA 라우팅에 연결되어 있지 않은 경우에 출력을 분할하며,이 경우 예측할 수없는 타이밍 seting에 사용되는 제약

 

[echo47]

현대 자일링스 FPGA에서, 당신은
낮은 - BUFG 단순히 원시와 같은 클럭 버퍼를 삽입하여 글로벌 클럭 그물 스큐하는 카운터의 출력 신호를 연결할 수있습니다.당신은 버퍼의 전파 지연 이상 많은 컨트롤이되지 않습니다,하지만 일부 응용 프로그램에
대한 벌금.

 

[xtcx]

sree205 썼습니다 :

1 / 마스터 클럭, 최저점의 시계를 두 번 (2 사분기 <= 1 분기) 즉, (1 분기 <= CLK)의 4 배

 

[sree205]

예, ur 맞아, 내 잘못

 

[AdvaRes]

사용 주파수 divier 및 PLL을 4로 번식하는 4 CLK 주파수 분할.

 

[Guest]

[No message]

 

[sree205]

비록 이런 결함의 위험이 확실히 coz이다 구현, 작동합니다.

모듈 clk4 (CLK,,,) div4 div2 재설정;

입력 CLK, 재설정;
출력 div2, div4;

div2, div4 reg;

(posedge CLK 또는 negedge 재설정) 항상 @
(! 재설정)
div2 <= 1'b1;
그 밖의
div2 <= ~ div2;

(posedge div2 또는 negedge 재설정) 항상 @
(! 재설정)
div4 <= 1'b1;
그 밖의
div4 <= ~ div4;

endmodule

 

[davr]

가장 간단한 해결책은 그냥있어 DCM 또는 귀하의 FPGA에 내장된 PLL을 사용하는 것입니다.