A
amitjagtap
Guest
안녕
난 시뮬레이션을 누른 다음 모두 8 비트 및 16 비트 배열의 배율을위한 Xilinx.8.2에 SAV adders 수행을 사용하여 Verilog 코드 synthesised.결과는 다음과 같습니다 내가있어.
그 결과 16 - 비트 배열 곱셈
최소 기간 : 19.961ns (최대 주파수 : 50.098MHz)
최소 입력 시간 전에 도착 시간 : 2.443ns
최대 출력 클럭 후 소요 시간 : 20.110ns
combinational 최대 경로 지연 : 경로를 찾을 수 없음
그 결과 8 비트 배열 곱셈
최소 기간 : 21.003ns (최대 주파수 : 47.612MHz)
최소 입력 시간 전에 도착 시간 : 2.447ns
최대 출력 클럭 후 소요 시간 : 22.777ns
combinational 최대 경로 지연 : 경로를 찾을 수 없음
난 배율은 당 내 지식을 증가해야하는 지연이 증가하고있습니다 비트의 숫자이기 때문에이 결과는 매우 이상한 발견.또한 모두를위한 완벽한 출력을 확인하고 모두가 올바르게 작동합니다.
아무도 나한테 내가 timimng 보고서의 중요성을 말해 줄 수 자일링스에있어.
최소 기간 배율 ?????????? 지연 같음<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="질문" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="우는 또는 아주 슬픈" border="0" />PLZ ....... 나 좀 도와줘
난 시뮬레이션을 누른 다음 모두 8 비트 및 16 비트 배열의 배율을위한 Xilinx.8.2에 SAV adders 수행을 사용하여 Verilog 코드 synthesised.결과는 다음과 같습니다 내가있어.
그 결과 16 - 비트 배열 곱셈
최소 기간 : 19.961ns (최대 주파수 : 50.098MHz)
최소 입력 시간 전에 도착 시간 : 2.443ns
최대 출력 클럭 후 소요 시간 : 20.110ns
combinational 최대 경로 지연 : 경로를 찾을 수 없음
그 결과 8 비트 배열 곱셈
최소 기간 : 21.003ns (최대 주파수 : 47.612MHz)
최소 입력 시간 전에 도착 시간 : 2.447ns
최대 출력 클럭 후 소요 시간 : 22.777ns
combinational 최대 경로 지연 : 경로를 찾을 수 없음
난 배율은 당 내 지식을 증가해야하는 지연이 증가하고있습니다 비트의 숫자이기 때문에이 결과는 매우 이상한 발견.또한 모두를위한 완벽한 출력을 확인하고 모두가 올바르게 작동합니다.
아무도 나한테 내가 timimng 보고서의 중요성을 말해 줄 수 자일링스에있어.
최소 기간 배율 ?????????? 지연 같음<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="질문" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="우는 또는 아주 슬픈" border="0" />PLZ ....... 나 좀 도와줘