방법 시계를 위해 버퍼?

[xtcx]

안녕, 친구들, 스파르탄 3에 나의 설계 하중을 필요로하는 무거운 클럭.액면의 결과는 논리로드 쇼 6000 클럭 증가와 함께보다 높은합니다.내가 사용하는 모든 작업이 필요한 동기로부터 하나의 40MHz의 CLK 소스.그러므로 나는로드 출력 <clk_fx>를위한 모든 DCM 사용.드라이브 내 동기 설계를 내가 내 경우에는 의심의 여지가 추가 인스턴스를 다른 DCM의 내가 얻을 수 <clk_fx>을, 또? ...과 같은 성능을 제공 같은 그것 윌? ... 아니면 한 BUFG이 사건을 해결 내? ...

 

[Guest]

[No message]

 

[shitansh]

내가 문제를 생각하는 하나의 클럭 버퍼가 귀하의 해결, 시계에 대한 적절한 제약 조건을 부여 잊지 말고.

 

[xtcx]

그렇군요, 감사의 shitansh!.
여기에 무슨 Clk0과 ClkFx를 할 핀은?clkFx 때 그들의 뜻에 의해 clk0 내가 어떻게 생성 무엇 ?....을 단일 DCM의? ... 모듈을하는 이들 DCM의에 시계를 같은? ... 출력을 clk_in의 DCM의에서 20MHz로가 입력되면 내가 코어 클럭, 같은 것입니다 이해가 (저는 세트 클럭이)에 대한 주파수를 사용 ?.... 내가 만약이 두 대신에 영향을 미치지의 내 작업 것이며, 1 클럭에서 값은 동기화면 ?.... 전달 시계 이들로부터 40MHz에서 같은 clk0 및 clkFx .주세요 DCM 수에 시계 이러한 날에 대해 명확하게 당신이.내가 버퍼가 필요하고거나 정말 DCM이 필요 ?....해야합니까 대신 BUFG 그냥 사용

 

[philoman]

물론 거기에 DFS는 DLL과, 두 종류의 DCM 출력.
clk0이 시계는 참조로 입력 하나 동일 주파수의의 DLL을 출력합니다.
clkfx 속성입니다 CLKFX_MULTIPLY의 가치 중 하나 남은, D는 / DFS는 출력 주파수 M은 지느러미가 * 마치 계산된, 지느러미는 시계의 심판의 주파수는, D는 속성의 CLKFX_DIVIDER 값입니다.남 & D 회사는 주파수를 출력 원하는 수있을 coregen에게 자동으로 계산한다면.

 

[xtcx]

감사합니다 Philoman, 난 이해가 ... 혹시 내가, 내가 디자인 주셔서 아니하고자하는 번식 frq을 필요합니까 (설정되지 남 어떠한 가치 요소와 D의)는 같은 의미 ClkFx받을 것입니다 제가 출력의 이 경우 다른 것입니다 clk0 및 clkin 맞아? ... 그래서 각 clkFx 일치?.위상?아니면 왜곡?또는 등 ?.... 제가 질문을 바래 내 생각 할 수 있어요! ... 덕분에 다시

 

[philoman]

출력하는 경우의 DCM clkfx이 중 하나를 선택으로, 당신은 당신의 디자인 중 하나를 지정할 수있는 출력 주파수 또는 남에 따라이 값을 / D는.
이 경우에 주파수로하는 경우를 지정하거나 clkin 세트 clkin의 두 차원이 될거예요과 주파수대로 출력 주파수, 남 같은 clkfx 출력이 원하 는건 (분 2 사용할 수를 남), 그리고 당신의 페이지에 요약 할 수 있는지에 Coregen 마법사.
귀하의 경우, BUFG이 문제를 해결할 수 있습니다.