방법에 잘못

J

jony130

Guest
"회로 pspice Orcad
9월 2일 (안) :이"간단있어<img src="http://images.elektroda.net/86_1216553274_thumb.jpg" border="0" alt=""/> 그리고 pspice 편견이 시점을 계산하고 모두 좋아합니다.

하지만 만약 내가) 회로 조금 (긍정적인 피드백을
변경할 수있습니다.
나는 기대하지 않는다 그럼 pspice 보여줍니다.
이것은 바이어스 포인트는 계산이다 pspice<img src="http://images.elektroda.net/47_1216553560_thumb.jpg" border="0" alt=""/> 난 조금 혼란 때문에 제가 정답도 장담하기 위해 회로를 빌드합니다.
오직 LTspic 및 Multisim 보여 정답.
그래서 여기에 우리가 또 다른 예를 들면, 때로는 잘못이다 pspice

 
jony130 썼습니다 :오직 LTspic 및 Multisim 보여 정답.

그래서 여기에 우리가 또 다른 예를 들면, 때로는 잘못이다 pspice
 
너 완전히 CAD 프로그램을 신뢰해서는 안됩니다.전 수년 동안 PSpice에 많은 오류가있다.수동 회로의 입력에 적용하기 전에 하나의 출력을 게재했다.한 JFET 증폭기 엑스에서 얻을 - 레이의 주파수했다.

 
LvW 썼습니다 :그러나, 하나의 질문 : 당신은 "정답이 말하는".
무엇을 기대 않았는데 무슨 정답이 두 가지 경우 모두에 (같은 바이어스 점)은 무엇입니까?
 
젠체하는 쓴 :

너 완전히 CAD 프로그램을 신뢰해서는 안됩니다.
전 수년 동안 PSpice에 많은 오류가있다.
수동 회로의 입력에 적용하기 전에 하나의 출력을 게재했다.
한 JFET 증폭기 엑스에서 얻을 - 레이의 주파수했다.
 
나는 그것이 모델의 문제는없는 것 같아요.당신, 그
편견이 표시된 지점을 기본적으로, 특히 독립적인 트랜지스터 속성의 불안정을 볼 수있습니다.

그건 정말 재미있는 질문, 왜 편견이 점수 Solver
솔루션을 찾아, 그 실제 회로에서 관찰되지 않습니다.나는 그것이 해결사의 수술 방법의 부작용의 가정합니다.

내가 솔루션을 단순히 잘못에 대해하지 않습니다.또는 당신은 그것으로 초기 소란없이 출력을 보여주는 오실레이터를 시뮬레이션으로 문제가 없다고 말할 수있어.

 
fvm 쓴 :그건 정말 재미있는 질문, 왜 편견 포인트 Solver 솔루션을 찾아, 그 실제 회로에서 관찰되지 않습니다.
나는 그것이 해결사의 수술 방법의 부작용의 가정합니다.

내가 솔루션을 단순히 잘못에 대해하지 않습니다.
또는 당신은 그것으로 초기 소란없이 출력을 보여주는 오실레이터를 시뮬레이션으로 문제가 없다고 말할 수있어.
 
LvW 썼습니다 :나는 꽤 확신 불일치의 이유는 단순히 PSpice에서 BJT 모델은 모두 같은 다른 프로그램에 사용되지 않는 것입니다.
 
jony130 썼습니다 :

.....................

그리고 다시 이건 솔루션 (11.2V)가 매우 PSpice 결과 (0.1V)에서 다른 걸 발견

그것의 모습처럼 LTspice "솔루션은 더 많은"진짜 인생이 부여됩니다.

 
그래, 이건 정말, 재미 있어요, 그래 난 그저 "찍기"LT는 분석을 사용합니다.

Multisim<img src="http://images.elektroda.net/86_1216589550_thumb.jpg" border="0" alt=""/>
LTspice<img src="http://images.elektroda.net/82_1216589584_thumb.jpg" border="0" alt=""/> 그리고이 후 :
인용구 :

난 당신 LTspice에 긍정적인 피드백 번호 2 (회로) 같은 PSpice에서 사용한 트랜지스터를 사용하여 시뮬레이션된 내가 전에 말했듯이 (모델에 대한 설명이 약간 바뀌었지만)과 내가 같은 결과에 대해 가지고 : Bias 포인트 ouput에서 채도없이 ( 애플 리케이션이 0.1 볼트)
 
내 의견을, 한 bistable 회로에 대한 편견이 점수 분석에서 일반적으로 올바른 해결책을 기대할 수없습니다.난 장점으로 보일지 모르지만, Multisim 좀 더 현실적인 솔루션을주고있다.그것은 다른 경우에 잘못된 결과를 생산.내 일반 노출, 그 Multisim 오히려 진짜보다 더 안정적인 분석을 수행하는 행동을 꾸며내 회로입니다.

Pspice 경우에도 결과는 DC 전송 기능을 시뮬레이션했다 보여줍 때 나는 궁금하다.결함이 실제로 행동으로 간주 될 수있습니다.

 
fvm 쓴 :

내 의견을, 한 bistable 회로에 대한 편견이 점수 분석에서 일반적으로 올바른 해결책을 기대할 수없습니다.

Pspice 경우에도 결과는 DC 전송 기능을 시뮬레이션했다 보여줍 때 나는 궁금하다.
결함이 실제로 행동으로 간주 될 수있습니다.
 
귀하의 보고서에서 이해, PSpice Bias 점수 및 DC 전송 분석을 위해, 두 가지 경우 모두에 긍정적인 의견을 무시하고 동일한 Solver가 사용하고있습니다.저는이 결과를 기대하지 않았을 고백해야합니다.그것은 특별한 문제가 내게로와,
나는 일반적으로 시뮬레이션을 못 믿어서 무조건 아니에요.

나는 그러나, 기계적 균형을 analogon 안타 정말 생각하지 않아요.그것은 오히려 공을의 경우 비행기에 누워 움직이지 an 경향.the analogon 이어, PSpice 해결사 솔루션을 계산할 때 중력을 무시하고있다.

 
마음에 계속하는 한 점은 있지만 기본적인 UC 버클리 코드를 사용하는 모든 업체들이 독점적인 해결을위한 다른 방법을 가지고있는 매트릭스는 회로를 설명합니다.이후의 모든 음표 회로 요소에 의해 다른 모든 노드에 연결되지 않은, 매우 스파스 매트릭스입니다.

 
fvm 쓴 :..............

나는 그러나, 기계적 균형을 analogon 안타 정말 생각하지 않아요.
그것은 오히려 공을의 경우 비행기에 누워 움직이지 an 경향.
the analogon 이어, PSpice 해결사 솔루션을 계산할 때 중력을 무시하고있다.
 
난 간단한 슈미트와 행동을 체크 - ABM PSpice 회로 방아쇠를 발견, 그것은 기본적으로 Bias 포인트, 직류를 뒤져봐 및 분석을위한 과도 똑같 아요.<img src="http://images.elektroda.net/1_1216736652_thumb.gif" border="0" alt=""/> 문턱 간격 (bistable 범위) 이내에 입력 전압 들어, 불포화 출력 전압과 함께 비정상적인 행동을 관찰할 수있다.입력 전압을 초과하는 경우에는 문턱 간격, 시뮬레이션 실제 회로에 해당하는 동작합니다.일단 안정적인 포화 점에 도달했습니다 편견, 정기적인 행동을 계속했다.

이 결과에서, 초기 소동 실종의 문제를 인식하지 않습니다.the bistable 범위 내에서 안정적인 포화 솔루션 두 가지가 존재합니다.이 해결사 3 불안정 솔루션을 선택합니다.그것은 분명히 노드 전압 방정식을 만족하지만, 내 의견을 물리적으로 존재하지.

만약이 행동 PSpice 9, 이전 PSpice 버전이나 이미 존재하는 기존의 SPICE 2 또는 3에서 도입하고있다 나도 궁금해.

 
내가 생각하는 - 결과로 - 우리가 말할
수 : 시뮬레이션된 직류 전송뿐만
아니라 커브 분석하여야하는 경우에는 회로 계산을 믿지 말라 '는 편견을 가리킨 적어도 하나의 긍정적인 피드백 경로가 포함되어있습니다.안정적인 운영 포인트가 존재하는 한 TRAN 분석을 실행해야합니다.
그리고 심지어는 TRAN 분석 항상 애매하지 않습니다.

 
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