밀러 보상을위한 MOSFET을 캡의 단점은 무엇입니까

[ricklin]

안녕, 내가 표준 CMOS 프로세스에서 기준 전압에 대한 버퍼를 설계했습니다. 버퍼는 2 단계 밀러 보상 opamp는 소스 추종자 (neg을 opamp 다시 추종자 피드) 다음에 사용되는 출력 폴로워 복제입니다. 내 문제는 보상 캡으로 MOSFET를 사용하는 경우, 전 지역과 큰 금속 와이어 pathes을 (사용, 엄마 모자면, 금속 라인 esp는 전원 및 접지가 차단됩니다) 저장할 수있다는 점입니다. 복제 아키텍처로서, 피드백 루프 자체는 거의 방해합니다. 그래서 MOSFET을 보상의 단점은 무엇입니까? 특히 시뮬레이션 모두 AC 및 트란으로 표시할 수 없습니다. 베스트 감사합니다

 

[pixel]

어떻게 정전 용량으로 MOSFET를 conect합니까?

 

[ricklin]

[인용 = 픽셀] 어떻게 정전 용량으로 MOSFET를 conect합니까? [/ 인용] 2 단계 입력 (NMOS 게이트)에서 PMOS 캡, 게이트, 소스 드레인와 N이 - 그럼 2 단계 출력을 연결하는 누전. 어떤 의견이나 제안 사항? 고마워

 

[drDOC]

금속에 금속와는 대조적으로 MOSCAP의 단점은 : 1 전압 이외의 선형성이 Paracitic하지만 커패시터 기판 혜택이 비 선형성는 밀러 모자에 큰 문제가되지 않습니다 영역입니다. A는 위상 마진을 가지고 밀러 캡은 그것의 작은 값을로 편견 때 당신은 확실히되어야하거나 그것은 결코 작은 것으로 편견 있는지 확인합니다. 비 선형성이 건물에 의해 모델있다면 확인할 수 있습니다 RC 낮은 패스하고 다른 직류 동작 점을 적용하여 모서리 주파수 시프트를 참조하십시오. 그리고 당신은 그 때문만이로드 출력에게 비트, 출력에서 기판 모자를 배치할 수 있습니다.

 

[standup]

안녕하세요, drDOC : 나는 당신이 나를 위해 그것을 설명할 수있다 "Paracitic이 콘덴서는 기판을"이해할 수 없습니까?

 

[dick_freebird]

MOSFET의 다른 단점은 그 적용 전압과의 커패시턴스 스윙 - 어떤 경우 상당히 큰 시간, 당신은 완전히 고갈 기술에있다면,. 당신의 위상 마진 안정성 목표를 공격할 수 있습니다 그래서 반면, 큰 신호 AC 신호는 왜곡이 소개가 표시됩니다. 커패시턴스 및 (강화 모드) 높은이기 때문에 상대방이 당신이 불안정하고있는 정전 용량은 최소 (고갈)를 휘둘러 있기 때문에 공통 모드 출력 전압에서 안정있을 가능성이 있습니다. 접근법 (하나 또는 다른 혹은 가까운 최대 항상되도록), 고갈 모드 (항상 향상된) MOSFETs, 또는 항상 부과 확신 노드에 뚜껑을 부착 사용 돌아 - 투 - 다시 수법의 살인인 모자를 포함 원하는 게이트 옥사이드에 극성.

 

[snafflekid]

안녕하세요 [인용 = 스탠드업], drDOC : 당신의 콘덴서의 상단 플레이트 [/ 견적] PMOS의 게이트가 난 당신이 날 위해 그것을 설명할 수있는 "Paracitic 기판 콘덴서"는지 이해가 없습니다. 아래 접시가 게이트 축적으로 인해 아래에 만든 전도성 채널입니다. 그러나 기판 커패시턴스의 고려 사항이 있습니다. PMOS의 시체는 P 형 기판에 앉아 n 형입니다. 기판은 접지에 연결되어 있고 그 아래 판과 접지 사이의 기생 접합 커패시턴스를 만듭니다. 당신은 낮은 출력 임피던스, 낮은 출력 임피던스와 접합 커패시터가 충분히 무시 높은 만든 기둥과 바닥 플레이트를 운전하는 경우.