문제 칩과 LVTTL / LVCMOS의 fanout의

[EDA_hg81]

은 다음 회로는 1 대 2 LVCMOS / LVTTL Fanout 버퍼.

입력 클럭은 정상이다 작동하고, 클럭 30MHz.

Clock1)가 112 Clock3 보내로 FPGA를, 74HCT173DB (그리고 Clock4 발송되는 2 차원 플립 퍼군요.

하지만 핀 출력 이유에서 5와 칩 핀 fanout의 8 실종?
미안하지만, 당신은 첨부 파일이 필요합니다 보려면 로그인을에

 

[keith1200rs]

능력을 가지고 & 검사의 모든 입력 단자에 핀이를 탐지 모든 칩 좋아 보여?회로 괜찮 은데.클럭 출력을 시도 중입니다 될 제거간에 수 있습니다.

키이스.

 

[Guest]

[No message]

 

[karesz]

안녕 hg81,
Clk1가 그것에 확인을해야 당신의 디자인을하는 경우 Clk2 & 3 지연 2.3nsec 추가?
정말 그런 뜻이 원하는 당신이합니까?다른 사람은 내가 IC를 연결하는 것이 모두 pin3에 CLK -에 ...
IC에서에서 확인 pls를 모두 VD 핀 (1 / 2 & & 6 Ohmmeter) 당! 핀 직접 그 / & 그것은 가지고 연결 (4 제로 옴 핀)에 VD는 GND에 대한과 3.3V, s의`보다 같은 연결에 대한 봇 IC는
것과 바꾸; 얼마나 높은 pls 귀하의 입력 CLK에? 그것은 반드시 0이 될 2 브이 피크 & 브이으로 0으로 내려 최대 1.3이 아닐 경우에 최소 ...
다른 사람들이 말하길 ... 3 2 펄스 사이에 0 ... 브이!
그 날 분명하지, 당신은 그나마 기능 모두 4 일부 clks 출력, 또는 자료를 clk1가?
케이

 

[amitjagtap]

안녕 EDA_hg81,
설계도부터 내가 뭘 Clock1 ID를 이해하고 FPGA를 것 또한 버퍼 fanout에 IC에서 ...정말 그런가요?문제가 있으면 다음의 네 사촌이 될 수 있습니다 ..
보기 FPGA를이 기간 보유 신호를 사용하지 않은 경우 초기 또는 있습니다.
그럼, u는 할 수 CLOCK1이다지도 다른의 FPGA를 대신에서 시계를 버퍼 입력을합니다.내 말은 버퍼을 통해 FPGA를 해주 어서 clock1합니다.u에 u 및 FPGA를 내부 클럭을 사용 할 수 이것도 핀 시계에 매핑할 수 있습니다 그것을 글로벌 몇 가지.