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adedia

Guest
어떻게 우리가 8 비트 직렬 데이터를 4 비트 CRC를 코드 컴퓨팅을 구현하는

완벽한 디지털 게이트에?프로그래밍 (제외)

 
안녕하세요, 저는 한 귀하의 질문에, 그래서 제가 가서주지 repsonded도없고, 눈치

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />난 절대 CRC에 체크섬을 구현, 난, 하드웨어나 소프트웨어에서 솔직하게 말할 게요,하지만 난 방법을 알고 있어요 / 수학 관련.

인용구 :

완벽한 디지털 게이트에 대한
 
글쎄, 이미 알고 있지만 어쨌든 고맙습니다!

물건 난 혼란에 대해 되었음 :

우리는 시리얼 입력이 약간의 문제가 ...우리는 8 비트의 데이터로 구성되어 각 데이터 블록을 정의할 수있습니다.LFSR하기 위해서 우리는 4 비트 시퀀스를 추가할 필요가 사용하는 0이.그러므로 하나의 프레임은 12 비트 (8 데이터 4 비트 0 = 증강 메시지)로 구성

프레임 LFSR 후 우리는 4 해야겠다고 패스
비트 0과 그것 승 교체 / 4 비트 CRC가 (마지막 LFSR 조건)

얼마나 완벽한 디지털 회로에 구현하는 일은 나를위한 일이되었다 ....

 
좋아, 첫째로, 간단히 말해서 나는 당신의 질문에 대답했다.당신, 그래서 당신을 속인 거라고 생각 아무것도 아무것도 모르고 아무것도 언급했다.다음번에 더, 당신, 무엇을 알고 무엇을 찾으려면 뭘 대한 자세한 정보.

난 정말 당신이 뭘 요구하는지 이해가 안 솔직합니다.당신은 '순수한 디지털', 어느 날 dealling의 CMOS와 의미 / TLL 74, 4000 시리즈 칩 언급했다.당신은 CPLD의 사용 중입니까?FPGA를?시뮬레이션 소프트웨어인가?

회로, 8 데이터 비트 어디에 시계가 있으면 정말로 그냥 나가 후 :

<databyte> <CRC>

그럼 간단한.CRC가 인코더에 귀하의 데이터에 시계와 같은 시간에 시계를 한 번 다른 4 비트 이동 레지스터는 4 비트 지연 역할을합니다.이러한 변화 레지스터에서 출력 (두 CRC를 LFSR, 그리고 일반 명함)를 2-1로 MUX에 연결되어있습니다.MUX는 '일반 시프트 레지스터의 입력, 그리고 시작 12 시계 뒤, CRC를 인코더의 출력으로 전환됩니다.또한, 언제 MUX에 입력 스위치, 당신은 2 XOR 게이트 enncoder에 마지막으로 레지스터의 출력을 차단해야합니다.동안 당신이 그것을 밖으로 이동하고있다 - 그렇지 않으면, 당신의 CRC가 체크섬, 의견을 이유로 변경될 수있습니다.

이 방법은 첫 번째 데이터 바이트로드에서 마지막 비트 CRC를 체크 아웃 받고 16 시계 전체가 필요합니다.그리고 당신의 시계는 이후에만 12 먹스를 스위치의 작은 조합 회로가 필요합니다.하지만 난 당신이 ...... 알고 있죠?행운을 빕니다,

Buriedcode.

추신.아무 덜 7 웹 페이지가있습니다 당신이 무슨 이야기인지 설계도를 작성하십시오.정중하게 부탁하면, 난 내 자신 schem을 그릴거야, 그리고 여기에 게시할 수있습니다.

 
인용구 :

다음번에 더, 당신, 무엇을 알고 무엇을 찾으려면 뭘 대한 자세한 정보.
 
adedia.

것에 대한 미안 비트 ','당신과 함께 짧은.가끔 내가 뭔가 설명이 필요하지 않습니다를 설명하는 시간을 보내고 좌절.

인용구 :

어서 ... 쇼 아이디어 선생, 당신은 그것을 그릴 주시겠어요.
(희망은 내가 잘하고 올바른) 요청
 
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