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aaronhor
Guest
안녕하세요, 제가 프로젝트를 정교에 문제가 발생했습니다. 시작하려면 내 프로젝트 3 VHDL 블록, 즉 DPWM, PID_compensator 및 ADC 있습니다. 나는 성공적으로 함께 DPWM 및 PID_compensator를 연결하고 컴파일 있고, 오류없이 그들을 정교. 그래서 블록이 모두 확인하고 시뮬레이션 준비 가정합니다. 문제는 ADC 블록에서 발생. 제가 verilog - AMS 또는 VHDL - AMS보다는 그것을 기술에 VHDL을 사용하기 때문에 문제가 발생 같아요. 다음과 같은 오류 메시지가 나타납니다 : ncelab : * E, CFMPTC (.. / HC / zzz_adc / 배선 / verilog.vams 17 | 51) : VHDL 포트 ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd : 라인 10, 위치 16) 유형은 Verilog와 호환되지 않습니다. correspong VHDL 포트는 다음과 같습니다 포트 (VDD : 실제 범위 0.0 5.0, 입력 :에 STD_LOGIC; 재설정 : STD_LOGIC에서, 출력 : STD_LOGIC 밖으로) 출력 포트가 verilog와 호환되는 오류 메시지가 포인트 아웃. 하지만 궁금해 그것은 입력 포트 VDD에 의한입니까? 이 경우에 지원되는 유형 진짜합니까? 내가 사용하는 연결 모듈은 빠른 시작 자습서에 사용되는 하나에서 복사됩니다. 난 그냥 모든 연결 lib과 모듈을 통해 복사하고 그것을 사용합니다. 제가 사용하는 연결 규칙은 ConnRule_25V_mid입니다. 감사합니다