무엇 MOS에서 채널을 형성

[Guest]

말 브이 (들) = 브이 (D)를 = 0, VTH를 Vgs>.
나의 의문은 : 어떤 채널을 형성?기판에 있습니까 EHP 전자가 양식에 의해 생성된 레이어를 반전?또는 그들이 소스에서 주입?

제가 책을 텍스트 대답에 정확한 전혀 발견.제발 도와줍니다.

 

[Willt]

NMOS Vgs가 그 제공 - Vth> 0, 대한 접지 연결하는 채널 기판에 전자에서 형성됩니다.
때 트랜지스터, 전류 소스 사이의 유출과 흐름을 통해 차이가 잠재.

 

[A_U_J]

그게 전부 좋은 질문.
글쎄, 난 트랜지스터 생각하면 VDS = 0과 Vgs> 0, NMOS의 다음 채널에 기판에 알면서도하는 것입니다 때문에. (트랜지스터의에서 현재 substrate.Hence에 소수 캐리어입니다 꽤, 낮은 유사 다이오드)
그러나 언제 VDS> 0, 그럼 우리가 배수구에 도달부터해야 다야 추가 원본 소스에 기여 가속 구멍에서 메커니즘을 우리가 current.Additonally 드리프트있다.

그래서 결론 :
1) VDS <0과 Vgs> 0, 씨발은 NMOST에 피에서 하위
2) VDS> 0 Vgs> 0.씨발은 NMOT에있는에서 모두 아 ~ 피 - 서브 및 소스.

희망이 도움이됩니다.
추신 : 나는이 정확한지 설명을들은 기분이 이상하고 안 있지만, 이것에 대한 어떤 구체적인 증거를 내가 다른 사람과 논의가 발생했습니다.

 

[Guest]

[No message]

 

[swarnavenu]

안녕하세요,

언제 Vgs가 좋은에 게이트 전압이 긍정적인 뚜껑)을, 일부는 이러한에게 전자 기여할에서 매력 전자)를 소수 캐리어 (substrate.Also 때문에 많은 소스 및 드레인 가지고 전자의, 우리는 Cgs이 (오버랩 Cgd과 채널 형성.

 

[Guest]

NMOS의 경우 :

증가 Vgs)는 통신 사업자 소수 것입 유치 전자를 (subs. - 필드에 의한 전기 건너는 산화가 - 기판 근처의 산화물 표면에 전자가 농도에서, 산화물시 인터페이스 농도에있는 구멍의 = 그것이라고 그이 적용된 Vgs = Vth가. (이는 defin입니다 Vth의. VDS 무관)

바로 생각하는 그런 말을 A_U_J 뭘.

하지만 지역의 소스 / 드레인에 대한에서 주사를 캐리어에 minmize 수행됩니다 LDD 형성?

 

[s_babayan]

친애하는 친구, 내가 책을 공부 제안이 당신에게 :

1/analysis 및 통합 회로 설계의 아날로그 회색으로