무슨 합성입니다

M

moh_monem43

Guest
안녕하세요
내가 진술이 이해가 안
진짜 : 진짜 번호 E38 1.0E38에게 1.0 - 이르는에서.합성 수 없습니다.
합성 합성하지 않은.무슨 단어를 뜻이??
감사

 
안녕, 친구,

의 분야에서는 초고 집적
단어 합성이 역할을하고 키를 누릅니다.
, Where your modular approach becomes a connected gate list.

사실 어떤 디자인 코드 (RTL 또는 구조)가 목록에 연결된 게이트 쓰기 변환된으로 합성 네트리스트가되고
당신의 모듈식 접근 방법.

에 대한 즉, 코드를 작성 RTL 당신은 가정 가산기using tools...

그러면이 가산기 도구를 사용하여 자동으로 구현되는
목록의 논리적 연결 게이트 목록 (XOR, 될 수 있으며, 이는) 등 ...

하드웨어하세요 네트리스트 생성하기위한 코드가 될 수있는 유효한 변환에 ... 합성 수 있다고 말했다

로직 디지털 실제 숫자의 개념은 유효하지 않은, 1과 정수 0 기본 우리가 가진 logics대로 둘.

의 강한 / 약한 신호 개념 심지어는 IEEE 표준화된 숫자의 소수 또는 소수점 값으로 donot 이동하십시오.합성 한게 왜 안 나오 잖아.
희망 당신은 지금 취소합니다.

 
합성 회로 즉, 하드웨어에 매핑가있을 수 있습니다.
실제 데이터 형식 합성되지 않기 때문에 아니라 협소한 승은 소수점 represntation / H는합니다.

감사
Haytham

 
수단은 HDL 코드가 올바른 기능이 번역을 할 수있을 회로 등으로 실제 같이 수 없습니다 교대 또는 레지스터 수 등, 카운터.

도구에 대한 FPGA를 합성 대부분의 숫자를 실제 지원을 할 수 없습니다.

 
음, 그것은 규칙을 마치 자신의 따라로 ... 도구는 전환하여 구조적으로 RTL을 형성 게이트 또는 네트리스트 ...

 
그럼, 유동하는 경우 프로그램이 필수적이다?장애물을 어떻게 이렇게 극복?

 
친애하는 친구.

에 대해서만 정확한 수치에 문제가 소수점 숫자를 사용하여 고정.

그것은 모든 경우에 충분히.

 
합성 구성 요소를 실제 HDL로 변환하는 것을 의미합니다 (게이트처럼) 퍼 등
예를 들어, 당신은 Verilog 코드를 작성 :
그리고 (d 개, b에서 c);

이 문장은 ""로 합성 그리고 게이트, 그것은, 및 게이트의 창설이 문장 결과입니다.
그것은 B를 의미는 C와 출력 라하는 입력을위한 및 게이트.

 
합성 도구는 뜻 합성에 의해 teansform inlto 하드웨어 RTL 될 수 있습니다

으로 직류 등.

최고의 안부
moh_monem43 작성 :

안녕하세요

나는이 진술을 이해가 안 돼요

진짜 : 진짜 번호 E38까지 1.0 - 1.0E38에 이르기까지.
합성 수 없습니다.

그리고 합성 합성하지.
무엇이 단어가 무슨 뜻 이죠??

감사
 
안녕하세요,

직류 당신이 직접 currnet 뜻.그것은 가치가 아날로그 및 방법 잘림 또는 라운딩 수있는 모든 프로세스없이 모델을 직접.수 말지 자세히 와서 다시.

 
DC는) 컴파일러를 설계, 기술, 세포를 통해 UR에 매핑된 네트리스트 (레벨 도구에서 Synopsys의 게이트에 RTL로 변환 하시다면 의미

 
)하면 지수의 2 개 또는 진짜로 필요로 계약과 함께 진짜 당신은 자주 (숫자 대부분 수있는 일을 정수 보완), mantissa를 기호 (중 그러면 그럴 필요가 걸릴 치료하고 조각의 yourselve 다른 비트.

난 성능 시스템의 복잡한 다운 초보자 피하기도하고 경험이 풍부한 프로그래머하려고 될수록 그것은 그것을 정말로 수있다는 확신을 그것이.하지만 당신이 정말로 필요로 누른 다음 동적 범위, 음, 다른 옵션은.

프로젝트를 성공으로

 
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