무슨 드라이브의 강도에 의해 의미의 CMOS 회로에?

[beejan]

무슨 드라이브의 강도에 의해 의미의 CMOS 회로에? TSMC의 셀 라이브러리의 예를 들면 세포가 어떤 개의 중요성입니다 AOI221X1 AOI221X2 등 분류, X2 등이 친절하게 드라이브의 defenition strenth, signaifcance 및 드라이브 strenth에 영향을 미치는 요인을 말했을 뿐이에요 좀 상세한 답변을 제공합니다. 감사를 드리며

 

[shaikhsarfraz]

안녕하세요, 비교기 회로에서 드라이브의 강도는 장치 즉 ID의 현재 기능입니다. ID는 승 / 패 비율을 incresing 증가 수 있습니다. 그것은 다음 단계 즉, 요금이 다음 단계의 커패시턴스 드라이브 수있는이 현재의 현재 상태이다. 감사 Sarfraz을 Shaikh

 

[Coloniand]

당신이 1과 더욱 세포에서가는 thath가 표시됩니다 각 세포의 속도를 확인하는 경우지만 더 빠르고 아르도 더 많은 전력과 공간을 소모합니다.

 

[funster]

1 개 세포의 드라이브 무대에서 (pmos과 nmos 포함) 단 한 트랜지스터를 의미합니다. X2는 세포의 드라이브 단계에 병렬로이 트랜지스터를 의미합니다 .. x4은 세포의 드라이브 단계에 병렬로 네 트랜지스터를 의미합니다. 더 많은 트랜지스터, 더 많은 전류 드라이브 능력. 최고의 [견적 = beejan] 무엇 드라이브의 강도에 의해 의미의 CMOS 회로에 관해서는? TSMC의 셀 라이브러리의 예를 들면 세포가 어떤 개의 중요성입니다 AOI221X1 AOI221X2 등 분류, X2 등이 친절하게 드라이브의 defenition strenth, signaifcance 및 드라이브 strenth에 영향을 미치는 요인을 말했을 뿐이에요 좀 상세한 답변을 제공합니다. 감사합니다 [/ 견적]로

 

[dr.farnsworth]

셀 (낮은 드라이브 전지) 1 개 중> 0.5xdriving 힘을 - -> 1X 배속 강도 세포 x2 운전 - 일반 이것이 운전 힘을 XL에 지정합니다> 배 강도가 셀 등 운전 .. 당신은 또한 표준 셀 라이브러리의 databook에서 읽을 수 있습니다

 

[rajesh9999]

기호, 1X 배속, 2 배속, 3 배 ... convinience에 사용에 ASIC의 흐름 등. 그것은 무엇을 의미 C 조의 farads의 커패시턴스를 몰고 엑스 드라이브 강도와 게이트의로 2C의 farads의 커패시턴스를 운전하면서 2 배속 드라이브 강도를 가진 게이트 / 하강 시간 같은 상승을 갖습니다이다. 당신은 설계도에서 볼 수와 2 배속 드라이브의 강점과 게이츠는 출력에 약 두배의 폭을 가지고 것을 볼 1X 배속 드라이브의 강도와 동일한 게이트 comapred으로 trasistors 풀다운 / 올려. 배에 대한 정의 마찬가지로, 4 배 등이 커패시턴스를로드 너비의 비율을 보장하는 것입니다 따라서 동일한 전환 시대의 결과로, 상수 남아있다. 그것은 ASIC의 칩의 전환 시간이 특정 한도 (DRV 기준) 이내에하는 것이 필요합니다. 다음과 같은 규칙이 다음 경우이 만난 것입니다 - 1X 배속 드라이브 강도는 C의 farads의 부하를 구동할 수있는 충분한 경우에는 다음 2 배속 드라이브는 C의 farads 및 2C의 farads 사이에 부하를 드라이브에 만족 (즉, 전이 시간 만족), 3 배 거리에 있습니다 충분한는 2C와 3C farads .... 등 사이의 부하를 구동할 수 희망이 도움이됩니다.

 

[appala.pradeep]

드라이브 강도가 그럴리 X2가 기본 게이트 즉 낸드가 /하지 게이트 기본 게이트를 보자의 interms를 말합니다 당신은 캡 즉 몰 수있어 사용하는 게이트는 일반적으로하지 게이트 CMOS에서 기술을 통계를 정의하는 데 사용됩니다하지 게이트의 2 배입니다 정의

 

[vijay82]

[견적 = shaikhsarfraz; 325915] 안녕, ID는 승 / 패 비율을 incresing 증가 수 있습니다. [/ 견적] [견적 = funster가; 326420]의 X2는 세포의 드라이브 단계에 병렬로이 트랜지스터를 의미합니다 .. x4은 세포의 드라이브 단계에 병렬로 네 트랜지스터를 의미합니다. [이 / 견적] 따옴표의 aboves는 승 / L을을 높이는 두 가지 방법을 제안 개별적으로 트랜지스터의 승 / 패를 높이 이상의 트랜지스터하다. 어떤 업체가 정상적으로합니까?

 

[lostinxlation]

[견적 = vijay82; 794669] 따옴표의 aboves는 승 / L을을 높이는 두 가지 방법을 제안 개별적으로 트랜지스터의 승 / 패를 높이 이상의 트랜지스터하다. 어떤 업체가 정상적으로해야합니까? [/ 견적] 트랜지스터의 높이가 모든 세포는 낮은 전력에 공백이 많이 낭비 수있는 같은 높이를 가지고 있어야하므로 셀 행 높이를 결정하기 때문에 그들은 너무 키가 큰 트랜지스터를 원하지 않아 / 낮은 드라이브 세포. 여러 개의 트랜지스터를 커플링 더 잘 균형을 세포 컬렉션을 가지고 유연합니다.

 

[vijay82]

[견적 = lostinxlation; 794688] 트랜지스터의 높이가 모든 세포 / 낮은 드라이브 세포 낮은 전력에 공백이 많이 낭비하고 있습니다 같은 높이를 가지고 있어야하므로 셀 행 높이를 결정하기 때문에 그들은 너무 키가 큰 트랜지스터를 원하지 않아 . 여러 개의 트랜지스터를 커플링 잘 균형 세포 컬렉션을 가지고 더 유연합니다. [이 / 견적] 내가 분명하게 이해하지 못해서 미안해. 당신이 말하는 여러 개의 트랜지스터는 개별 높이 트랜지스터보다 더 compactly 포장이됩니다 따라서 셀 높이 감소?

 

[lostinxlation]

[견적 = vijay82; 795052] 난 분명하게 이해하지 못해서 미안해. 당신이 말하는 여러 개의 트랜지스터가 더 compactly 개인 키가 트랜지스터보다 따라서 셀 높이 감소? [/ 견적]을 개별 트랜지스터의 승을 높이려면, 당신은 본질적으로 만드는 대형 (높이) 확산 영역을 가져야 포장이됩니다 높이 셀 높이. 이제 낮은 드라이브 강도 (작은 승)와 함께 새 휴대폰 디자인을 고려해보십시오. 이 새로운 세포가 다른 같은 높이를 가지고있다,하지만 당신은 당신은 거기에 의미 대형 (높이) 세포 발 인쇄의 작은 확산을 넣어하는 데 필요한 짧은 부시를 달성하는 대규모 확산 영역을 가지고 싶지 않아 세포 내에서 열려있는 공간이 많이 있습니다. 그건 공간의 낭비. 가끔은, 당신은 작은 확산을 셀 높이에 상대가있는 세포를 찾을 수 있고 그들은 / gnd 레일의 전력을 달성하고 전원 / gnd 레일과 확산 사이에 사용되는 영역의 많은 diffision "팔"을했습니다. 그건 지역 활용도 측면에서 좋은 연습 아니에요. 병렬로 여러 셀에 연결이 문제가되지 않습니다. GDS의 또는 다른 형태의 실제 셀 레이아웃을 보면 특히 셀 배치, 확산 및 폴리, 설계 방법과 당신은 내가 무슨 뜻인지 알게 될 가봐.